簡(jiǎn)述控制驅(qū)動(dòng)法的實(shí)現(xiàn)
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時(shí)間：2012-11-18
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圖6 VR預(yù)鎖存波形
一個(gè)輸出起始設(shè)置在零的計(jì)數(shù)器控制著關(guān)斷電路。采用將計(jì)數(shù)器輸出全部設(shè)置為0，也即在PWM控制信號(hào)的下降沿及QF的柵源電壓之間實(shí)際上為零延時(shí)，結(jié)果QF的柵源電壓，VR的漏源電壓以及與門(mén)輸出的三個(gè)波形示于圖7（a）。
圖7 VF的關(guān)斷波形
（a）非最佳延遲(b)最佳延遲
VF關(guān)斷電路中的與門(mén)更多的作用如VR開(kāi)啟控制電路中的或門(mén)，給一個(gè)命令到計(jì)數(shù)器，以直接令計(jì)數(shù)器向上或向下記數(shù)。在VF的關(guān)斷電路的情況，一個(gè)高電平從與門(mén)直達(dá)計(jì)數(shù)器以便在下個(gè)周期中向上記數(shù)。當(dāng)計(jì)數(shù)器為下個(gè)周期增加一個(gè)記數(shù)值，則PWM控制器的下降沿與VF的柵源電壓之間的延遲就會(huì)增加，從與門(mén)的輸出脈沖就會(huì)變窄，這個(gè)反饋影響將持續(xù)到VF的柵源電壓和VR的漏源電壓能夠同步。當(dāng)延遲最佳化時(shí)，波形示于圖7(b)。
如在VR控制執(zhí)行電路中所描述，電路將會(huì)在兩個(gè)延遲值之間抖動(dòng)，一個(gè)是最佳值，而另一個(gè)比最佳值略長(zhǎng)一些。
評(píng)論