FPGA和ASIC的電源管理方案

　　考慮到復雜的起始條件、瞬態(tài)行為及開關規(guī)格等諸多因素，電源供應系統(tǒng)必須符合一定的要求，這一點極為重要。器件中電源的旁路或去耦問題也需要特別重視。典型的FPGA電源管理需求如圖1所示。一般來說，F(xiàn)PGA最少需要兩個電壓為其提供供電：一個專為“核心”供電(1.0~2.5V[典型值])，另一個專為輸入/輸出供電(3.3V[典型值])。許多FPGA另外還需要第三個低噪音、低紋波的電壓，以便為輔助電路供電。不同系列的FPGA有不同的電壓需要，典型電壓為2.5V或3.3V。對每一電壓來說，工作電流并不固定，而是取決于許多與實際應用相關的因素，例如FPGA的速度及資源利用率等。工作電流可以低至100mA，也可高至20A。在這些系統(tǒng)中，輸入電壓通常比FPGA的任一供電電壓都要高，因此需要降低其電壓并加以穩(wěn)壓。在FPGA中最常用的三款降壓穩(wěn)壓器電路如圖2所示，分別是同步降壓穩(wěn)壓器、非同步降壓穩(wěn)壓器及線性穩(wěn)壓器。選用穩(wěn)壓器時，必須詳細考慮系統(tǒng)的規(guī)格要求及穩(wěn)壓器的工作情況，以便作出配合。為了得到成功的設計，也需要考慮以下的問題。

　　輸入電壓(VIN)

　　FPGA的輸入供電由銀盒、底板或中間供電干線提供。典型的輸入電壓一般介于3~15V之間，部分工業(yè)應用系統(tǒng)的輸入電壓會高達30V。輸入電壓中的一部分可能用不到，這是因為，為芯片供電的穩(wěn)壓器的VIN引腳上有最大額定值的限制。

　　輸出電壓(VOUT)及輸出電流(IOUT)

　　穩(wěn)壓器的主要作用是穩(wěn)定電壓，換言之，無論輸入電壓及負載電流如何波動，穩(wěn)壓器都可以產(chǎn)生固定的輸出電壓。正如先前所說，工作電流可以在100mA~20A之間的范圍內(nèi)變化。輸入電壓、輸出電壓及輸出電流等數(shù)值一經(jīng)確定后，便可決定應該選用哪種類型的穩(wěn)壓器。以下是從經(jīng)驗或實踐中得出的一些結論：

　　* 假如功耗不超過1W，應采用線性穩(wěn)壓器；

　　* 假如輸入/輸出電壓比小于2:1，而輸出電流不超過3A，應采用非同步降壓穩(wěn)壓器；

　　* 假如輸入/輸出電壓比大于2:1，而輸出電流又超過5A，應采用同步降壓穩(wěn)壓器。

　　穩(wěn)壓器通過將參考電壓與出現(xiàn)在反饋引腳上的小部分輸出電壓加以比較來穩(wěn)定輸出電壓。參考電壓通常設置為可得到的最小輸出電壓。

　　部分控制器規(guī)定啟動時間不能超過某一時限，這使得穩(wěn)壓器無法將輸入電壓降低太多?？刂破鞯淖钚訒r間(TON min)也限定了一定頻率下的最小輸出電壓。例如，如果啟動時間超過其最低時限，輸出電壓便會升高超過預期值。

　　VIN=12V
　　VOUT=1.2V
　　D=1.2V/12V=0.1
　　FS=300KHZ
　　Ton min=0.1*(1/300KHZ)=333ns

　　降低開關頻率有助提升降壓比。

　　開關穩(wěn)壓器的工作頻率

　　開關頻率的高低會影響一些重要的參數(shù)，包括電感和電容的大小、效率、紋波電壓，以至解決方案的設定。開關頻率較高時，設計工程師應選用較小的電感以及較小的輸出電容，以便降低紋波電壓。較高的開關頻率也使得高帶寬系統(tǒng)的設計易于實現(xiàn)。此外，設計工程師可能也需要讓系統(tǒng)工作于特定的頻率波段以外，以避免雜波干擾，采用可調(diào)節(jié)頻率的降壓穩(wěn)壓器有助于提高系統(tǒng)設計的靈活性。

　　效率

　　效率是輸出功率與輸入功率的百分比，用于表示無用功率的大小。這是一個經(jīng)常被系統(tǒng)設計工程師誤解的參數(shù)。當輸入電流無限制或是電池壽命無關緊要時，重要的就不僅僅只有效率，還有功耗。功耗會直接導致許多系統(tǒng)元件的溫度上升，如芯片、MOSFET、電容以及電感。一定面積上的功耗也很重要。一般來說，在沒有氣流的條件下，一平方英寸的銅表面耗散1W的功率，會導致溫度升高40℃。

　　例如，假設：

　　VOUT=1.5V
　　IOUT=15A
　　效率=90%
　　功耗=2.5W

　　這2.5W的功率若通過一平方英寸的銅耗散，銅的溫度會升高100℃。

　　在另一例子中，有：

　　VOUT=1.5V
　　IOUT=1.5A
　　效率=81%
　　功耗=0.53W

　　若與前一例子中90%的效率相比，這個例子中的效率數(shù)字看起來不大理想。但在這個例子中，一平方英寸面積所耗散的功率只有0.53W，溫度只會升高20℃。

　　這兩個例子說明功耗比效率更為重要，系統(tǒng)設計工程師若明白這個道理，便可為其所設計的系統(tǒng)選擇最理想的效率，降低系統(tǒng)的整體成本。

　　體積

　　在特定的設計中，縮小元件的面積或高度會對系統(tǒng)的成本及效率產(chǎn)生負面影響。例如，小型電感的等效串聯(lián)電阻(ESR)通常都比大型電感高，采用低外形設計的電感或電解電容一般都較為昂貴，多層電路板可以縮小體積，但一般來說也會增加整體成本。一些設計工程師可能會通過提高開關頻率的方法來縮小元件尺寸，但開關頻率的提高會增加功率損耗。

　　系統(tǒng)成本

　　為FPGA芯片提供最具成本效益的供電一直是設計工程師的目標，但將供電成本盡量降低并不表示要選用最廉價的穩(wěn)壓器。例如，內(nèi)置FET的穩(wěn)壓器較為昂貴，因此設計工程師有時會不假思索地拒絕采用這類穩(wěn)壓器，但在某些應用情況下，這類穩(wěn)壓器比外置MOSFET的穩(wěn)壓器更具成本效益。另外，外置FET的穩(wěn)壓器對于來自電路板的噪音影響更加敏感，而簡單的內(nèi)置MOSFET的集成開關穩(wěn)壓器能夠消除大多數(shù)的噪音敏感性問題。

　　另一個例子是，應該采用雙通道降壓轉換器取代兩個單通道開關轉換器。這樣可以大大節(jié)省需要的輸入電容數(shù)量，而且由于兩個相位可以異相操作，因此輸入電容的均方根(RMS)紋波電流可以大幅降低。如果多個非同步開關穩(wěn)壓器以略微不同的頻率工作，就會產(chǎn)生拍頻，而雙相位控制器可以避免拍頻。要知道，真正的成本是系統(tǒng)物料清單上所開列的成本，并不是個別元件的成本。

　　瞬態(tài)響應

　　在工作電流點上，F(xiàn)PGA的核心電壓會產(chǎn)生極高的轉換率。為此，控制器必須提供較大的階躍負載電流，將輸出電壓的擾動減至最低。控制器對負載的響應能力被稱為瞬態(tài)響應。瞬態(tài)響應會影響工作帶寬、輸出電容以及等效串聯(lián)電阻。

　　排序及跟蹤

　　系統(tǒng)啟動時，可能需要某一電源在另一電源之前啟動，如果順序不正確，電源便會鎖死，而FPGA可能會因此受損或發(fā)生故障。有些FPGA在輸入/輸出電壓和核心電壓之間具有排序及/或跟蹤功能，幾種不同的排序及跟蹤方法如圖3所示。如果穩(wěn)壓器已經(jīng)集成有電源正常(power good)、使能(enable)、軟啟動及跟蹤功能，便可簡單靈活地實現(xiàn)排序及跟蹤；若沒有，便需增加外部電路以確保電源可以按照正確的順序啟動。

　　FPGA電壓要求有一定的上升速率，這可以利用軟啟動電容實現(xiàn)。而且，啟動時的上升電壓一般都必須是單調(diào)的，不能下降。如果電源供應的輸出電容較小，啟動時的電壓就會受其影響而下跌。容量足夠大的電容可以儲存充足的電荷，為FPGA芯片提供啟動負載瞬態(tài)電壓。

　　同步

　　同步功能的作用是確保兩個或更多的穩(wěn)壓器可以一同被鎖定在某一頻率，以免出現(xiàn)拍頻。