鎖相環(huán)（PLL）的電源管理設計

　　本文討論圖1所示的基本PLL方案，并考察每個構建模塊的電源管理要求。

　　圖1.顯示各種電源管理要求的基本鎖相環(huán)

　　PLL中，反饋控制環(huán)路驅動電壓控制振蕩器（VCO），使振蕩器頻率（或相位）精確跟蹤所施加基準頻率的倍數。許多優(yōu)秀的參考文獻 （例如Best的鎖相環(huán)1），解釋了PLL的數學分析；ADI的ADIsimPLL？等仿真工具則對了解環(huán)路傳遞函數和計算很有幫助。下面讓我們依次考察一下PLL構建模塊。

　　VCO和VCO推壓

　　電壓控制振蕩器將來自鑒相器的誤差電壓轉換成輸出頻率。器件“增益”定義為KVCO，通常以MHz/V表示。電壓控制可變電容二極管（變容二極管） 常用于調節(jié)VCO內的頻率。VCO的增益通常足以提供充分的頻率覆蓋范圍，但仍不足以降低相位噪聲，因為任何變容二極管噪聲都會被放大KVCO倍，進而增加輸出相位噪聲。

　　多頻段集成VCO的出現，例如用于頻率合成器ADF4350的集成VCO，可避免在KVCO與頻率覆蓋范圍間進行取舍，使PLL設計人員可以使用包含數個中等增益VCO的IC以及智能頻段切換程序，根據已編程的輸出頻率選擇適當的頻段。這種頻段分割提供了寬廣的總體范圍和較低噪聲。

　　除了需要從輸入電壓變化轉換至輸出頻率變化（KVCO）外，電源波動也會給輸出頻率變化帶來干擾成分。VCO對電源波動的靈敏度定義為VCO 推壓（Kpushing），通常是所需KVCO.的一小部分。例如，Kpushing通常是KVCO的5%至20%.因此，對于高增益VCO，推壓效應增大，VCO電源的噪聲貢獻就更加舉足輕重。

　　VCO推壓的測量方法如下：向VTUNE引腳施加直流調諧電壓，改變電源電壓并測量頻率變化。推壓系數是頻率變化與電壓變化之比，如表1所示，使用的是ADF4350 PLL.

　　表1. ADF4350 VCO推壓測

　　參考文獻2中提到了另一種方法：將低頻方波直流耦合至電源內，同時觀察VCO頻譜任一側上的頻移鍵控 （FSK）調制峰值（圖2）。峰值間頻率偏差除以方波幅度，便得出VCO推壓系數。該測量方法比靜態(tài)直流測試更精確，因為消除了與直流輸入電壓變化相關的任何熱效應。圖2顯示ADF4350 VCO輸出在3.3 GHz、對標稱3.3 V電源施加10 kHz、0.6 V p-p方波時的頻譜分析儀曲線圖。對于1.62 MHz/0.6 V或2.7 MHz/V的推壓系數，最終偏差為3326.51 MHz – 3324.89 MHz = 1.62 MHz.該結果可與表1中的靜態(tài)測量 2.3 MHz/V比較。

　　圖2.ADF4350 VCO通過10kHz、0.6v p-p方波響應

　　電源調制的頻譜分析儀曲線圖

　　在PLL系統(tǒng)中，較高的VCO推壓意味著VCO電源噪聲的增加倍數更大。為盡可能降低對VCO相位噪聲的影響，需要低噪聲電源。

　　參考文獻3和參考文獻4提供了不同低壓差調節(jié)器（LDO）如何影響PLL相位噪聲的示例。例如，文獻中對ADP3334和ADP150 LDO為ADF4350供電時的性能進行了比較。ADP3334調節(jié)器的集成均方根噪聲為27 μV（40多年來，從10 Hz至100 kHz）。該結果可與ADF4350評估板上使用的LDO ADP150的9 μV比較。圖3中可以看出已測量PLL相位噪聲頻譜密度的差異。測量使用4.4 GHz VCO頻率進行，其中VCO推壓為最大值（表1），因此屬于最差情況結果。ADP150調節(jié)器噪聲足夠低，因此對 VCO噪聲的貢獻可以忽略不計，使用兩節(jié)（假定“無噪聲”）AA電池重復測量可確認這一點。

　　圖3.使用ADP3334和ADP150LDO對（AA電池）供電時ADF4350在4.4GHz下的相位噪聲比較

　　圖3強調了低噪聲電源對于ADF4350的重要性，但對電源或 LDO的噪聲該如何要求呢？

　　與VCO噪聲類似，LDO的相位噪聲貢獻可以看成加性成分LDO（t）， 如圖4所示。再次使用VCO超額相位表達式得到：

　　或者在頻域中為：

　　其中vLDO（f）是LDO的電壓噪聲頻譜密度。

　　1 Hz帶寬內的單邊帶電源頻譜密度SΦ（f）由下式得出：

　　以dB表示時，用于計算電源噪聲引起的相位噪聲貢獻的公式如下：

　　?。?）

　　其中 L（LDO）是失調為f時，調節(jié)器對VCO相位噪聲（以dBc/Hz表示）的噪聲貢獻； f; Kpushing是VCO推壓系數，以Hz/V表示；vLDO（f）是給定頻率偏移下的噪聲頻譜密度，以V/√Hz表示。

　　圖4.小信號加性vco電源噪聲模型

　　在自由模式VCO中，總噪聲為 LLDO值加VCO噪聲。以dB表示則為：

　　例如，試考慮推壓系數為10 MHz/V、在100 kHz偏移下測得相位噪聲為–116 dBc/Hz的VCO：要在100 kHz下不降低VCO噪聲性能，所需的電源噪聲頻譜密度是多少？電源噪聲和VCO噪聲作為方和根添加，因此電源噪聲應比VCO噪聲至少低6 dB，以便將噪聲貢獻降至最低。所以LLDO應小于–122 dBc/Hz.使用公式1，

　　求解vLDO（f），

　　在100 kHz偏移下，vLDO（f） = 11.2 nV/√

　　給定偏移下的LDO噪聲頻譜密度通?？赏ㄟ^LDO數據手冊的典型性能曲線讀取。

　　當VCO連接在負反饋PLL內時，LDO噪聲以類似于VCO噪聲的方式通過PLL環(huán)路濾波器進行高通濾波。因此，上述公式僅適用于大于PLL環(huán)路帶寬的頻率偏移。在PLL環(huán)路帶寬內，PLL可成功跟蹤并濾 LDO噪聲，從而降低其噪聲貢獻。

　　LDO濾波

　　要改善LDO噪聲，通常有兩種選擇：使用具有更少噪聲的LDO，或者對LDO輸出進行后置濾波。當無濾波器的噪聲要求超過經濟型LDO的能力時，濾波選項可能是不錯的選擇。簡單的LC π 濾波器通常足以將帶外LDO噪聲降低20 dB（圖5）。

　　圖5.用于衰減LDO噪聲的LCπ濾波器

　　選擇器件時需要非常小心。典型電感為微亨利范圍內（使用鐵氧體磁芯），因此需要考慮電感數據手冊中指定的飽和電流（ISAT）， 作為電感下降10%時的直流電平。VCO消耗的電流應小于ISAT. 有效串聯電阻（ESR） 也是一個問題，因為它會造成濾波器兩端的IR壓降。對于消耗300 mA直流電流的微波VCO，需要ESR小于0.33 ？的電感，以產生小于100 mV的IR壓降。較低的非零ESR還可抑制濾波器響應并改善LDO穩(wěn)定性。為此，選擇具有極低寄生ESR的電容并添加專用串聯電阻可能較為實際。上述方案可使用可下載的器件評估器如NI Multisim？在SPICE 中輕松實現仿真。

　　電荷泵和濾波器

　　電荷泵將鑒相器誤差電壓轉換為電流脈沖，并通過PLL環(huán)路濾波器進行積分和平滑處理。電荷泵通?？稍谧疃嗟陀谄潆娫措妷海╒P）0.5 V的電壓下工作。例如，如果最大電荷泵電源為5.5 V，那么電荷泵只能在最高5 V輸出電壓下工作。如果VCO需要更高的調諧電壓，則通常需要有源濾波器。有關實際PLL的有用信息和參考設計，請參見電