I2C總線通訊接口器件的CPLD實現(xiàn)

I2C（IIC）總線是PHILIPS公司開發(fā)的一種簡單、雙向、二線制、同步串行總線。它只需兩根線（串行時鐘線和串行數(shù)據(jù)線）即可在連接于總線上的器件之間傳送信息。該總線是高性能串行總線，具備多主機(jī)系統(tǒng)所需要的裁決和高低速設(shè)備同步等功能，應(yīng)用極為廣泛。目前市場上雖然有專用IIC總線接口芯片，但是地址可選范圍小、性能指標(biāo)固定、功能單一、使用不方便。根據(jù)IIC總線的電氣特性及其通訊協(xié)議，采用ALTERA公司的FLEX10K系列CPLD器件EPF10K10LC84-3可以方便地實現(xiàn)I2C（IIC）總線的通訊接口，且具有高速、易調(diào)試、可以靈活地實現(xiàn)地在線配置等優(yōu)點，同時大大地減少了系統(tǒng)的開發(fā)周期。

1 IIC總線的數(shù)據(jù)傳輸規(guī)范

I2C（IIC）總線主從機(jī)之間的一次數(shù)據(jù)傳送稱為一幀，由啟動信號、地址碼、若干數(shù)據(jù)字節(jié)、應(yīng)答位以及停止信號等組成。通訊啟動時，主動發(fā)送一個啟動信號（當(dāng)SCL線上是高電平時，SDA線上產(chǎn)生一個下降沿）、從機(jī)的地址碼（8位）和讀寫信號；通訊停止時，主機(jī)發(fā)送一個停止信號（當(dāng)SCL線上是高電平時，SDA線上產(chǎn)生一個上升沿）。在數(shù)據(jù)傳送過程中，當(dāng)SCL線上是高電平時，必須保證SDA線上的數(shù)據(jù)穩(wěn)定；傳送一個字節(jié)的數(shù)據(jù)，必須由接收機(jī)發(fā)一個應(yīng)答信號?？偩€的傳輸碼速率為100kbps（標(biāo)準(zhǔn)）～400kbps（高速）。采用+5V電源供電時，輸入電平規(guī)定為：VILmax=1.5V，VIHmin=3V；采用寬電源電壓時，電平規(guī)定為：VILmax=1.5VDD，VIHmin=3VDD。 IIC總線的通訊過程如圖1所示。

2 ISP的邏輯實現(xiàn)

基于IIC總線的數(shù)據(jù)傳輸規(guī)范，為完成IIC總線的數(shù)據(jù)發(fā)送與接收，采用ISP器件實現(xiàn)通訊接口的邏輯功能框圖如圖2所示。通過頻選、控制、可控時鐘可獲得100kHz、200kHz、300kHz、400kHz的時鐘頻率。器件退出總線競爭后，時鐘線置高電平。

2.1 通訊的啟動與停止

在主機(jī)方式下，接收數(shù)據(jù)時，ISP器件必須通過啟動信號生成器送出一個啟動信號，然后發(fā)送從機(jī)的地址信號和讀寫信號。只有這樣，才能在總線上發(fā)送數(shù)據(jù)。該過程由控制寄存器啟動。VHDL描述如下： PROCESS（WR，CS） ――WR IS CPU WRITE SIGNAL ――CS IS THIS CHIP"S SELECT SIGNAL ADDRS：="0"； IF（Ctrreg(0)="1"AND Ctrreg(3)="1" AND SCL1="1"）THEN ――Ctrreg 為控制寄存器 CLK1COUNT：="0"； SDA1：="1"； IF（CLK1 EVENT AND CLK="0"）THEN IF(CLK1COUNT="3")THEN SDA1:="1"; ADDRS:="1"; Ctrreg(3):="0"; CSTA:="1"; ELSE CLK1COUNT:=CLK1COUNT+1; END IF; END IF; END IF; IF(ADDRS="1"AND SCL1 "EVENT AND SCL1="1")THEN %26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;――將數(shù)據(jù)寄存器中的數(shù)據(jù) %26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;%26;#183;――及WR信號移位發(fā)出（略） END IF； END PROCESS；當(dāng)一次通訊結(jié)束時，主機(jī)要發(fā)送停止信號。該過程同樣同控制寄存器控制；當(dāng)控制字第二位為"1"時，ISP器件產(chǎn)生停止信號。VHDL描述與啟動類似。