用FIFO實(shí)現(xiàn)高速模數(shù)轉(zhuǎn)換器與TMS320C6000系列DSP的接口

在數(shù)字信號處理系統(tǒng)中，大多數(shù)高速模數(shù)轉(zhuǎn)換器都不能直接與ＤＳＰ相連接。ＦＩＦＯ恰好架起了ＤＳＰ與ＡＤＣ之間的一座橋梁，因?yàn)樗芫彺娲罅康臄?shù)據(jù)塊。同時由于ＤＳＰ訪問外部存儲器器件必須通過外部存儲器接口Ｅｘｔｅｒｎａｌ Ｍｅｍｏｒｙ ＩｎｔｅｒｆａｃｅＥＭＩＦ 而Ｃ６０００系列ＤＳＰ的ＥＭＩＦ具有很強(qiáng)的接口能力。它不僅具有很高的數(shù)據(jù)吞吐率（最高１２００ＭＢ／ｓ），而且可以與目前幾乎所有類型的存儲器直接接口。本文介紹了用ＦＩＦＯ 在ＤＳＰｓ和模擬前端（ＡＦＥｓ）之間進(jìn)行數(shù)據(jù)緩存的實(shí)現(xiàn)方法。

１ AD9042高速模數(shù)轉(zhuǎn)換器

ＡＤ９０４２是一款低功率１２ｂｉｔ的４１ＭＳＰＳ模數(shù)轉(zhuǎn)換器。它的快速、高分辨率特點(diǎn)使其非常適合于視頻、多媒體、圖像處理、高速數(shù)據(jù)采集和通信等很多應(yīng)用領(lǐng)域。圖１為ＡＤ９０４２的采樣時序圖。由該圖可以看出：ＡＤ９０４２不能與ＴＭＳ３２０Ｃ６２０５直接相連。

因?yàn)椋粒模每偸窃谶M(jìn)行數(shù)據(jù)輸出，因此輸出無高阻狀態(tài)，而如果模數(shù)轉(zhuǎn)換器直接與ＤＳＰ總線相連接，ＤＳＰ就不能使用其它外圍設(shè)備了，而且ＤＳＰ必須在每個轉(zhuǎn)換時鐘周期讀一次采樣數(shù)據(jù)，這樣，即使使用ＤＭＡ通道傳輸也是不可能實(shí)現(xiàn)的，因?yàn)槠渌鈬O(shè)備也要使用總線。

雖然采樣鎖存可以解決數(shù)據(jù)總是輸出的問題，但是，如果模數(shù)轉(zhuǎn)換器運(yùn)行在４１ＭＳＰＳ，那么，ＤＳＰ每２４ｎｓ就要讀一次新采樣。這將占去ＤＳＰ中的大部分Ｉ／Ｏ帶寬，此時如果ＤＳＰ處于ｂｕｓｙ態(tài)，那么在２４ｎｓ內(nèi)就不能讀取下一次采樣，這樣將使數(shù)據(jù)丟失。

一個比較好的解決辦法是使用ＦＩＦＯ作為輸入緩沖，由ＡＤＣ把采樣轉(zhuǎn)換的值同步寫進(jìn)ＦＩＦＯ。每寫入一塊數(shù)據(jù)便向ＤＳＰ發(fā)出一信號，以提醒ＤＳＰ從ＦＩＦＯ中讀取數(shù)據(jù)塊。這樣比單次讀的效率要快很多。

２ CY7C4265-10AC同步FIFO

ＣＹ７Ｃ４２６５是高速低功耗ＣＭＯＳ時鐘ＦＩＦＯ存儲器。它是一款同步ＦＩＦＯ，意思是它的讀寫端口使用同步接口，每一個端口的時鐘都是互相獨(dú)立的，這些時鐘可以同步，也可以異步。這使得ＦＩＦＯ的讀寫口能以不同的速度運(yùn)行。傳統(tǒng)的ＦＩＦＯ在進(jìn)行數(shù)據(jù)傳輸時通常要求額外的控制邏輯，而新一代ＣＹ７Ｃ４２６５則可實(shí)現(xiàn)ＦＩＦＯ與ＤＳＰ之間的無縫連接。３ ＦＩＦＯ與ＥＭＩＦ的連接Ｃ６０００系列ＤＳＰ的ＥＭＩＦ具有很強(qiáng)的接口能力，它可以連接不同類型的存儲器，如異步ＳＲＡＭＳＤＲＡＭ、ＳＢＳＲＡＭ等。

３．１ ＥＭＩＦ與ＦＩＦＯ的接口

ＣＹ７Ｃ４２６５ ＦＩＦＯｓ提供有與ＤＳＰ的無縫連接，這樣的無縫連接要求ＦＩＦＯ作為一個輸出緩沖器。而當(dāng)ＦＩＦＯ作為輸入緩沖器時，ＦＩＦＯ是ＥＭＩＦ的唯一異步設(shè)備。本設(shè)計恰好讓ＦＩＦＯ作為輸入緩沖器，且就此一個異步設(shè)備，因而避免了復(fù)雜的接口邏輯。

圖２是ＥＭＩＦ與ＦＩＦＯ接口的具體硬件實(shí)現(xiàn)，ＦＩ-ＦＯ的半滿標(biāo)志ＨＦ作為ＤＳＰ的輸入信號。ＨＦ用于告訴ＤＳＰ此時ＦＩＦＯ中的有效數(shù)據(jù)是可以讀取的（而且容量是ＦＩＦＯ總大小的一半），以便ＤＳＰ產(chǎn)生一個中斷來讀取ＦＩＦＯ中的數(shù)據(jù)塊。

３．２ ＤＳＰ讀ＦＩＦＯ時序

在這個高速微弱信號數(shù)據(jù)采集卡的設(shè)計中，Ｃ６２０５的時鐘頻率為２００ＭＨｚ，且沒有使用其它外部控制邏輯。圖２中，ＥＭＩＦ異步接口提供的控制信號可以通過不同的組合（并非都需要）實(shí)現(xiàn)與不同類型器件的無縫接口。ＥＭＩＦ的ＣＥｘＣＴＬ寄存器負(fù)責(zé)設(shè)置異步讀／寫操作的接口時序，以滿足對不同速度異步器件的存取要求。

Ｃ６０００異步接口時序具有很強(qiáng)的可編程性，每個讀／寫周期由三個階段構(gòu)成：建立時間（Ｓｅｔｕｐ）、觸發(fā)時間（Ｓｔｒｏｂｅ）、保持時間（Ｈｏｌｄ）。其中建立時間是從存儲器訪問周期開始（片選地址有效）到讀／寫選通有效之前的時間；觸發(fā)時間是讀／寫選通信號從有效到無效之間的時間；保持時間則是從讀／寫無效到訪問周期結(jié)束之間時間。

ＤＳＰ的ＡＲＥ信號作為ＦＩＦＯ的讀時鐘，ＦＩＦＯ在ＡＲＥ的上升沿在總線上輸出數(shù)據(jù)，ＤＳＰ和ＦＩＦＯ的獨(dú)立時序參數(shù)值。

根據(jù)ＤＳＰ的異步讀時序，為了完成Ｃ６２０５的建立時間，第一個數(shù)據(jù)的讀取必須滿足下式：

Ｓｅｔｕｐ＋Ｓｔｒｏｂｅ ≥ｔｄＣＫ－ＡＯＥＶｍａｘ＋ｔＯＥｍａｘ＋ｔＳＵＥＤＶ－ＣＫｍｉｎ

根據(jù)上式，在最差情況下，建立和觸發(fā)時間必須大于１５ｎｓ（４ｎｓ＋７ｎｓ＋４ｎｓ）。當(dāng)ＤＳＰ的時鐘頻率為２００ＭＨｚ時，一個時鐘周期應(yīng)該是５ｎｓ。此時如果Ｓｅｔｕｐ和Ｓｔｒｏｂｅ的值都?。?，則Ｓｅｔｕｐ＋ｓｔｒｏｂｅ為１０ｎｓ，故不能滿足時序要求，因此Ｓｅｔｕｐ和Ｓｔｒｏｂｅ這兩個可編程參數(shù)若一個?。?，另外一個必須大于等于２。而實(shí)際上，Ｓｅｔｕｐ和Ｓｔｒｏｂｅ可以都?。保湓蚴牵茫叮玻埃挡徽撌沁B續(xù)存取還是單次存取操作，在存取第一個數(shù)時，ＥＭＩＦ會自動將最小建立時間設(shè)置為２。

而對于以后數(shù)據(jù)的讀取，ＯＥ總是有效?，F(xiàn)在主要考慮的是ＦＩＦＯ的訪問時間應(yīng)滿足下式：

Ｈｏｌｄ＋Ｓｅｔｕｐ＋Ｓｔｒｏｂｅ ≥ｔＡｍａｘ＋ｔＳＵＥＤＶ－ＣＫｍｉｎ

也就是說，一個完整的數(shù)據(jù)訪問時間必須大于１２ｎｓ（８ｎｓ＋４ｎｓ），即Ｈｏｌｄ＋Ｓｅｔｕｐ＋Ｓｔｒｏｂｅ ≥３；要完成Ｃ６２０５的保持時間，必須滿足下面兩個公式：

ｔｄＣＫ－ＡＲＥＶｍｉｎ＋ｔＡｍｉｎ ≥ ｔｈＣＫ－ＥＤＶｍｉｎ

Ｈｏｌｄ ≥ｔｈＣＫ－ＥＤＶｍｉｎ－ｔｄＣＫ－ＡＲＥＶｍｉｎ－ｔＯＨＺｍｉｎ

當(dāng)上邊的式子滿足條件時，－０．２＋２＞０．８。為了得到最小的Ｈｏｌｄ時間，此時Ｈｏｌｄ可以為０ｎｓ，也就是說，Ｈｏｌｄ可以被編程為０。

最后要滿足的條件是時鐘的高低時間。因?yàn)椋疲桑疲系臅r鐘信號直接由ＡＲＥ產(chǎn)生，因此ＡＲＥ信號保持低電平的時間必須大于ＦＩＦＯ的時鐘周期。即：

Ｓｔｒｏｂｅ ≥ｔＣＬＫＬ ｍｉｎ

Ｈｏｌｄ＋Ｓｅｔｕｐ ≥ｔＣＬＫＨ ｍｉｎ

Ｓｅｔｕｐ＋Ｓｔｒｏｂｅ＋Ｈｏｌｄ ≥ｔＣＬＫ ｍｉｎ

由以上七個式子可知，在２００ＭＨｚ的鐘頻率下，ＣＥｘＣＴＬ寄存器中Ｓｅｔｕｐ／Ｓｔｒｏｂｅ／Ｈｏｌｄ的值可以作如下設(shè)置：

Ｓｅｔｕｐ＝１，Ｓｔｒｏｂｅ＝１，Ｈｏｌｄ＝１；

此時，ＤＳＰ讀?。疲桑疲现袛?shù)據(jù)的速度為６６．７ＭＨｚ。

４ 結(jié)論

ＦＩＦＯ在ＡＤＣ高速模數(shù)轉(zhuǎn)換器與ＤＳＰ的通訊過程中起到了很好的數(shù)據(jù)緩沖作用，其標(biāo)志位可被用來控制ＦＩＦＯ中數(shù)據(jù)的讀取。如果選用內(nèi)部時鐘頻率為１３３ＭＨｚ的ＳＮ７４Ｖ２×５－７系列ＦＩＦＯ，ＤＳＰ讀取數(shù)據(jù)的速度可以達(dá)到１００ＭＨｚ。