基于G4平臺的嵌入式VxWorks系統(tǒng)在雷達(dá)信號處理中的應(yīng)用

回波信號的采集使用Interactive 電路與系統(tǒng)公司的ICS - 554四通道14bit A /D數(shù)據(jù)采集卡，可以用內(nèi)部或外部時(shí)鐘采樣，最小采樣率30MHz，最高采樣率105MHz，內(nèi)部和外部兩種觸發(fā)信號；標(biāo)準(zhǔn)的PMC 接口，帶1M邏輯門FPGA 的64bit/66MHzQL5064 PCI總線接口芯片，支持master/ target DMA突發(fā)傳輸方式，未使用完的FPGA資源可根據(jù)用戶的需要配置使用；兩片64 K ×72 bit FIFO緩存，可以編程控制進(jìn)行單通道數(shù)據(jù)采集，兩通道或四通道同時(shí)采集，每兩通道各占一片F(xiàn)IFO，每片最大采樣128 K點(diǎn)，單通道最大各采樣256 K點(diǎn)；采用捕獲和持續(xù)兩種采樣模式，在捕獲模式每一次觸發(fā)采樣點(diǎn)數(shù)和(在FIFO緩存大小內(nèi))總的采樣點(diǎn)數(shù)，然后向CPU發(fā)中斷請求，要求從CPU從緩存中取走已采樣的數(shù)據(jù)都是可編程的；為多種操作系統(tǒng)提供了驅(qū)動(dòng)程序，如Win2dowsNT、Windows 2000、Windows XP和VxWorks實(shí)時(shí)操作系。ICS - 554的功能框圖如圖2所示。

圖2　ICS - 554框圖　　

在實(shí)際應(yīng)用中， ICS - 554插在節(jié)點(diǎn)4的PMC標(biāo)準(zhǔn)接口上，采用10 kHz主觸發(fā)脈沖作為外觸發(fā)信號， 30MHz采樣時(shí)鐘， I、Q兩路采樣，每一個(gè)主觸發(fā)脈沖采樣2 048點(diǎn)，每一個(gè)CP I周期內(nèi)要求采88個(gè)主觸發(fā)脈沖周期的數(shù)據(jù)?？紤]到每一路F IFO最大只能采256K點(diǎn)和DMA 方式下PC I總線的實(shí)際傳輸率，保證每一個(gè)CPI的數(shù)據(jù)不會(huì)丟失和FIFO不會(huì)溢出，采用每42個(gè)主觸發(fā)脈沖周期就請求CPU開始接收在F IFO 緩存中的數(shù)據(jù)，先接收完F IFO1 中的數(shù)據(jù)，再接收F IFO2 中的數(shù)據(jù)，以后循環(huán)進(jìn)行數(shù)據(jù)傳輸，直到禁止A /D采樣為止。

時(shí)序安排

信號處理系統(tǒng)接收雷達(dá)終端發(fā)來的控制命令和正交回波信號經(jīng)過A /D采樣后的數(shù)字信號，雷達(dá)終端在CP I信號的下降沿通過VME總線發(fā)當(dāng)前CPI信號的控制命令到G4板的VME內(nèi)存映射空間，節(jié)點(diǎn)1把這些控制命令碼值拷貝到全局共享內(nèi)存，控制命令碼值包括模式碼，探測距離碼等值；然后通知節(jié)點(diǎn)4取出當(dāng)前模式碼，節(jié)點(diǎn)4根據(jù)模式碼對ICS- 554進(jìn)行配置和允許ICS - 554開始采數(shù)并存入FIFO中。ICS - 554每采完44個(gè)主觸發(fā)脈沖周期的數(shù)據(jù)后，向節(jié)點(diǎn)4發(fā)中斷請求，節(jié)點(diǎn)4接到請求后通過節(jié)點(diǎn)1的全局共享內(nèi)存查詢當(dāng)前控制命令，接著根據(jù)模式碼配置 QL5064的DMA控制器。目標(biāo)內(nèi)存是節(jié)點(diǎn)1上的共享內(nèi)存，啟動(dòng)DMA傳輸，把A /D采樣存入FIFO 中的數(shù)據(jù)傳給節(jié)點(diǎn)1， DMA傳輸完成后，節(jié)點(diǎn)4向節(jié)點(diǎn)1發(fā)出中斷請求，節(jié)點(diǎn)1響應(yīng)請求后，查詢?nèi)止蚕韮?nèi)存的控制命令，根據(jù)模式碼開始進(jìn)行脈沖壓縮、雜波抑制、恒虛警和目標(biāo)檢測等信號處理。信號處理完后通過VME總線把目標(biāo)信息數(shù)據(jù)傳送到VME空間，通知雷達(dá)終端取走目標(biāo)和狀態(tài)信息；其它節(jié)點(diǎn)的數(shù)據(jù)也是通過節(jié)點(diǎn)4以DMA方式傳到內(nèi)存中進(jìn)行處理，處理方法與節(jié)點(diǎn)1相似，只是節(jié)點(diǎn)2、3和4的目標(biāo)信息數(shù)據(jù)先傳到節(jié)點(diǎn)1，然后由節(jié)點(diǎn)1通過VME總線傳給雷達(dá)終端，每個(gè)節(jié)點(diǎn)都獨(dú)立處理一個(gè)CP I周期的數(shù)據(jù)。從A /D FIFO緩存中傳數(shù)到各節(jié)點(diǎn)的順序和信號處理順序時(shí)序如圖3所示。

圖3　時(shí)序圖