新聞中心

EEPW首頁 > 嵌入式系統(tǒng) > 設計應用 > 某測試系統(tǒng)數(shù)據(jù)總線接口模塊的設計

某測試系統(tǒng)數(shù)據(jù)總線接口模塊的設計

作者: 時間:2012-03-13 來源:網絡 收藏

圖3中,芯片用于組成AT89C2051微處理器的復位監(jiān)控電路,同時此芯片也可充當"看門狗"(WatchDog),以防止程序運行時出現(xiàn)"飛跑"現(xiàn)象。50kHz的時基信號經過AT89C2051的隔段取樣例程后可形成滿足圖4所示時序要求的采樣脈沖串CPl、C2及M。

下面是AT89C2051對50kHz時基信號的隔段取樣程序:

ORG 0000H

START: SETB P1.7

CLR P1.0

CLR P1.2

CLR p1.3 CPL P3.1

MOV R0,#00H

DELAY: MOV TMOD,#01H

SETB TR0

MOV A,#32H

DELAY1: MOVTHO,#0B1H

MOV TL0,#0EOH

DELAY2: JNB TF0,DELAY2

CLR TF0

CPL P3.1

DEC A

DJNE A,#00H,DELAY1

LOOP1: JNB P1.7,LOOPl

LOOP2: JB P1.7,LDOP2

INC R0



評論


相關推薦

技術專區(qū)

關閉