可以處理6.4Gbps以上數(shù)據(jù)率的創(chuàng)新型串行總線測試方法

　　目前高性能集成電路方面正在發(fā)生的架構改變將影響半導體產(chǎn)品的方方面面，包括從設計到終測和封裝。這一變化背后的驅動因素有兩個：(1)不斷增加的數(shù)據(jù)帶寬需求；(2)功率管理方面的需求。這兩方面的需求正在驅使設計師對出入IC的數(shù)據(jù)傳輸方式作出根本的改變。

　　設計工具和制造工藝已經(jīng)改進到可用邏輯門數(shù)量已經(jīng)不再是片上系統(tǒng)(SoC)性能的限制因素了。相反，性能限制因素主要是向芯片“內(nèi)核”傳送數(shù)據(jù)的速度，以及功率管理和熱管理。過去，可以通過增加并行總線帶寬來傳送較大的數(shù)據(jù)量，但這種方法在功耗、引腳數(shù)量、封裝以及PCB成本等方面都有缺點。

　　實際上由于互聯(lián)層之間的電容和電感特性，在現(xiàn)有的并行總線上傳輸高速數(shù)據(jù)時還面臨一些其它限制。當線上的數(shù)據(jù)率高達約1Gbps時，上升時間、抖動、通道間和分布式時鐘擺率特性等這些并行總線設計中固有的問題將開始成為關鍵的限制因素。

　　這些限制因素激勵著數(shù)據(jù)通信領域的數(shù)字設計工程師門在十年前就開始考慮串行技術。通過在為數(shù)不多的串行信道(圖1)上實現(xiàn)非常高的數(shù)據(jù)率，他們發(fā)現(xiàn)數(shù)據(jù)量和功率預算要求都能得到滿足。高速串行總線(HSSB)的很多物理性能與并行總線不同。主要的差別包括：

　　 對于發(fā)送和接收等量的數(shù)據(jù)來說所需的連接點數(shù)量更少

串行總線為點對點連接，而傳統(tǒng)的并行總線則是多點對多點連接

串行總線為單向的數(shù)據(jù)通道，而傳統(tǒng)的并行總線則是雙向

串行總線的電壓擺幅小，可以支持更高速率的數(shù)據(jù)傳輸

串行總線采用差分信號，克服了影響低電壓擺幅的共模噪聲

與傳統(tǒng)的并行方式相比，串行的定時和數(shù)據(jù)捕獲方式有根本不同

　　圖1：采用高速串行總線的PC架構。

　　高速測試方面的挑戰(zhàn)

　　在以不是太高的成本通過HSSB提供這些呈指數(shù)式增長的傳輸速率方面測試公司將扮演關鍵的角色。像PCI Express I和II、HyperTransport 2.0和3.0、XAUI、XDR、RapidIO以及 InfiniBand這些高速接口將被越來越多地用來提供更高的數(shù)據(jù)率(圖2)。但是，高速數(shù)據(jù)總線帶來了一些很大的測試挑戰(zhàn)，在這里，傳統(tǒng)的功能測試和簡單的可測性設計(DFT)方法學不再適用。在高端自動測試設備(ATE)平臺上的傳統(tǒng)“功能”測試流程能夠提供很全面的測試覆蓋，但這些經(jīng)過生產(chǎn)驗證的方法存在較大的缺點，比如成本較高，測試編程復雜。此外，每個引腳的成本隨著高速數(shù)據(jù)應用中總線速率的升高而升高，這也使得傳統(tǒng)的功能測試方法漸不可行。

　　圖2：到2010年數(shù)據(jù)率將超過10 Gbps，因此測試行業(yè)需要創(chuàng)新的測試方法來克服高速總線方面的挑戰(zhàn)。

　　于是制造商們又轉向能夠實現(xiàn)更全面和成本優(yōu)化的高速總線測試的環(huán)回技術(即：利用設備本身提供測試數(shù)據(jù)然后接收返回到設備的數(shù)據(jù)進行確認)。圖3 給出了一個簡化的PCI Express通道以及可能不同的環(huán)回位置，從有助于晶圓探測的純內(nèi)部環(huán)回點，到被測器件(DUT)外面的環(huán)回位置。環(huán)回測試非常有效，不過實現(xiàn)的方式也非常重要，因為要考慮高速信號的典型損耗預算。損耗預算決定了可接受的信號劣化的程度，它通常需要考慮三個因素，即發(fā)射器，接收器和內(nèi)部互聯(lián)，所有這幾項都將劣化信號的“眼圖”，從而影響測試覆蓋率。

　　圖3：在簡化的PCI Express單通道中可能的環(huán)回位置。

　　迄今為止，像“近端環(huán)回”這類替代性DFT技術已經(jīng)為高端消費電子和運算應用方面的測試設備帶來了良好的成本效益(通過ATE中的簡化編程和降低投資)。目前的近端環(huán)回技術簡單并具成本效益，不過在解決像抖動、信號變化以及導致測試不完整甚至漏測的協(xié)議性能等問題方面卻無能為力。近端環(huán)回技術可以通過在I/O引腳之間創(chuàng)建通路而被設置到被測器件中。但是，在覆蓋率方面，其固有的低成本和簡單性將大打折扣。它沒有參數(shù)測量，缺乏信號控制，具有較低的與信號完整性或誤碼相關的故障發(fā)現(xiàn)概率等。例如，一個簡單的內(nèi)部環(huán)回，或負載板環(huán)回，將使一個邊際接收器“隱藏”在強健發(fā)射器的陰影中，并通過環(huán)回測試。在較低的速率上都存在這些不確定性的時候，如果許諾3Gbps以上的覆蓋率將是冒險的方式。于是，半導體制造商需要尋找新的DFT技術來對影響器件和系統(tǒng)性能的關鍵變量實現(xiàn)靈活全面的測試。

　　遠端環(huán)回的優(yōu)點

　　處于兩種極端之間，像遠端環(huán)回這樣的創(chuàng)新技術將DFT的靈活性與較深入的功能測試診斷結合在一起。這種遠端環(huán)回在Credence Systems公司的Sapphire D-6?32DFT儀器中得到了有效實現(xiàn)。Sapphire D-6?32DFT儀器是業(yè)界首套高速串行總線方面的集成測試解決方案。該方案結合了全速環(huán)回測試、抖動測量、注入測量，還有掃描/功能測試以及直流參數(shù)測量，所有功能都位于一個單獨的插件中。更好的是，它提供了帶有可編程信號劣化功能的遠端環(huán)回，這為測試工程師賦予了很大的靈活性，使得他們可以將DUT DFT/圖形產(chǎn)生器插入到盡可能遠的上游端。其結果是實現(xiàn)了更高的測試覆蓋率(與其他環(huán)回方法相比)。圖4中顯示的是利用DUT主圖案(master pattern)產(chǎn)生器在一個單獨的PCI Express通道上的一個簡單實現(xiàn)，其中D-6?32DFT提供遠端環(huán)回。

　　圖4：利用內(nèi)部DUT DFT實現(xiàn)數(shù)據(jù)包產(chǎn)生、帶可編程信號劣化功能的遠端環(huán)回可以完成高速通道的端到端測試。

　　D-6?32DFT提供了比同類產(chǎn)品高四倍的密度，為制造商提供了一項突破性的DFT方法，從而大大減少了半導體器件的總成本和上市時間。與需要數(shù)倍投資卻僅能測試有限幾個通道的其他方案不同，D-6?32DFT整合了大量的功能，可以在一臺儀器上測試多達16個環(huán)回對。這套儀器是與微處理器制造商Advanced Micro Devices (AMD)公司合作制造的，該公司的工程師們將獲獎的Sapphire平臺與D-6?32DFT整合在一起，加快了該公司最新型產(chǎn)品的測試時間和上市時間。各地生產(chǎn)線上在用的D-6?32DFT儀器已有200多套，這些儀器基于驗證過的Sapphire平臺，其全球用戶數(shù)量已達上百個。

　　利用D-6?32DFT可以使DUT與智能的測試設備通信，從而首次實現(xiàn)了高速總線的生產(chǎn)級測試。測試工程師在編程信號劣化性能以便器件的發(fā)射和接收通道留出更多余量方面具有很大的靈活性，還能夠在一個具有成本效益的生產(chǎn)環(huán)境中實現(xiàn)抖動容差和抖動傳輸方面的測試。

　　這類環(huán)回提供了以下一些重要優(yōu)點：

　　提供了能夠側重電壓和時間域眼圖的信號控制

　　增加了對信號完整性和誤碼靈敏度的測試覆蓋

　　儀器中整合了抖動注入和抖動測量

　　覆蓋了損耗預算所有的三個部分

　　接收和發(fā)射通道可以被用來向內(nèi)核邏輯和協(xié)議棧提供測試向量

　　可以訪問器件引腳實現(xiàn)全面的直流參數(shù)測試

　　很明顯，呈指數(shù)式增長的總線速度給電路板的設計到生產(chǎn)帶來了根本轉變。重要的是要記住絕大多數(shù)器件都還有其他一些信號，甚至符合傳統(tǒng)接口標準的其它總線。一些器件同時使用幾種由不同協(xié)議和信令規(guī)范支持的高速總線已經(jīng)是常見的事情了。實際上，正是技術和時間域的結合才使得這些器件功能如此強大，也使設計、調試和測試變得更加困難。在快節(jié)奏環(huán)境中，通過提供創(chuàng)新產(chǎn)品和解決方案來幫助用戶以更低的成本和更低的風險進一步優(yōu)化和加速他們的最新測試技術，測試公司將扮演重要的領導角色。