高速多通道虛擬邏輯分析儀

　　1　引　言

　　邏輯分析儀的測(cè)試對(duì)象是數(shù)字系統(tǒng)中的數(shù)字信息^[1]。為了滿足現(xiàn)代數(shù)據(jù)域的檢測(cè)要求，邏輯分析儀應(yīng)具有高的采樣速率和足夠多的輸入通道。本文基于虛擬儀器的概念，主要論述以PC586為基礎(chǔ)400MHz/102通道邏輯分析儀設(shè)計(jì)原理和方法，重點(diǎn)闡述系統(tǒng)控制電路設(shè)計(jì)和系統(tǒng)軟件設(shè)計(jì)。

　　2　虛擬邏輯分析儀體系結(jié)構(gòu)

　　圖1為PC環(huán)境下的400MHz/102通道虛擬邏輯分析儀控制與采集系統(tǒng)總體構(gòu)成原理框圖，主要包括數(shù)據(jù)采集、探頭、觸發(fā)跟蹤、時(shí)序變換與生成，測(cè)試接口等部分。該系統(tǒng)輸入采集由3個(gè)模塊構(gòu)成，每個(gè)模塊有32個(gè)數(shù)據(jù)通道（另附加2個(gè)時(shí)鐘通道），采用完全相同的功能結(jié)構(gòu)。第3個(gè)模塊附加了時(shí)鐘輸入與輸出、控制等功能。采用該結(jié)構(gòu)的主要原因，一是避免主采集板過(guò)大，元件過(guò)密造成散熱方面的困難（因高速工作的器件較多），二是系統(tǒng)結(jié)構(gòu)靈活，可以根據(jù)需要選32、64、96路組態(tài)方式。

　　該邏輯分析儀的控制和管理、數(shù)據(jù)處理以及數(shù)據(jù)顯示盧內(nèi)嵌計(jì)算機(jī)完成。因此，系統(tǒng)硬件的設(shè)計(jì)主要集中在高速數(shù)據(jù)捕獲以及與微機(jī)的接口，而軟件設(shè)計(jì)主要在系統(tǒng)管理、數(shù)據(jù)的后處理及數(shù)據(jù)顯示。

圖1 400MHz/102通道虛擬邏輯分析儀原理框圖

　　3　系統(tǒng)硬件設(shè)計(jì)

　　400MHz/102通道虛擬邏輯分析儀中的高速數(shù)據(jù)捕獲是由控制電路完成觸發(fā)控制、數(shù)據(jù)存取控制而實(shí)現(xiàn)的，控制電路同時(shí)實(shí)現(xiàn)與微計(jì)算機(jī)的接口。

　　3.1　數(shù)據(jù)存儲(chǔ)原理

　　作狀態(tài)分析時(shí)，邏輯分析儀與被測(cè)系統(tǒng)同步工作。為了使存儲(chǔ)器存儲(chǔ)的狀態(tài)數(shù)據(jù)與被測(cè)系統(tǒng)運(yùn)行的數(shù)據(jù)流一致，則應(yīng)滿足：
　　DATA*/FWEN=f(sclk,trw,dtc)*data　　　　　　(1)

　　式(1)中，DATA為邏輯分析儀存儲(chǔ)的數(shù)據(jù)；/FWEN為邏輯分析儀主要存儲(chǔ)器FIFO的寫使能控制；sclk為狀態(tài)(外部)時(shí)鐘；trw為觸發(fā)字；dtc為數(shù)據(jù)控制；data為被測(cè)系統(tǒng)數(shù)據(jù)。由式(1)知下式：

　　DATA=data　　　　　　　　　　　　　　　　　(2)
　　成立的條件是/FWEN信號(hào)與sclk、trw、dtc信號(hào)必須符合嚴(yán)格的關(guān)系。根據(jù)數(shù)字系統(tǒng)可測(cè)性設(shè)計(jì)中可控性理論，應(yīng)用CAMFLOT^[2]法(Computer Aided Measure For Logic Testability)，有：

　　式(3)~(4)中，CY為可控程度，其值ε(0,1)；CTF為可控傳遞因子；N(0)、N(1)為在電路輸入端加所有不同輸入值時(shí)，電路輸出端出現(xiàn)“0”和“1”的總次數(shù)。由式(3)知，當(dāng)可靠置位sclk、trw、dtc等控制信號(hào)，可計(jì)算出：

　　CY(/FWEN)=1　　　　　　　　　　　　　　　　(5)
　　即，/FWEN完全可控，從而保證DATA=data。
　　作定時(shí)分析時(shí)，邏輯分析儀與被測(cè)系統(tǒng)異步工作。此時(shí)，需滿足：

　　DATA*/FWEN=f(trw)*data 　　　　　　　　　　(6)
　　同時(shí)取采樣頻率為被測(cè)系統(tǒng)工作頻率的5~10倍，即可有效存儲(chǔ)所需觀察的數(shù)據(jù)流，得到足夠的觀察范圍和滿意的時(shí)間分辨力。

　　3.2　觸發(fā)控制實(shí)現(xiàn)原理

　　由數(shù)據(jù)存儲(chǔ)原理知，邏輯分析儀FIFO數(shù)據(jù)正確存儲(chǔ)的關(guān)鍵之一是對(duì)trw的控制，即通過(guò)觸發(fā)識(shí)別實(shí)現(xiàn)起始、終止、延遲(時(shí)鐘、事件)、隨機(jī)、序列、組合和限定等觸發(fā)控制。利用位存儲(chǔ)映射方法，采用高速EPLD^[3]與觸發(fā)存儲(chǔ)器結(jié)合，設(shè)計(jì)的實(shí)現(xiàn)觸發(fā)控制的原理框圖如圖2所示。

　　圖2中，D₀~D_mk-1為被測(cè)數(shù)據(jù)。觸發(fā)RAM數(shù)據(jù)位寬為n，地址寬度為k，個(gè)數(shù)為m，故可觀測(cè)的數(shù)據(jù)流的寬度為m·k。當(dāng)k≥n時(shí)，最大序列觸發(fā)或組合觸發(fā)識(shí)別級(jí)數(shù)L為：L≦2ⁿ-1　　　　　　　　　　　　(7)

圖2 觸發(fā)控制實(shí)現(xiàn)原理框圖

　　4　系統(tǒng)軟件設(shè)計(jì)

　　利用圖像界面操作系統(tǒng)Windows和以Windows為基礎(chǔ)的可視化程序設(shè)計(jì)平臺(tái)C⁺⁺Builder，軟件由15個(gè)窗體加5個(gè)單元文件組成，各主要窗體之間的關(guān)系如圖3所示。

圖3 系統(tǒng)軟件各窗體及相互關(guān)系

　　5　結(jié)束語(yǔ)

　　邏輯分析儀結(jié)構(gòu)復(fù)雜，技術(shù)要求高。本文所述的基于虛擬儀器概念的設(shè)計(jì)思想和方法，因部分硬件功能軟化而使硬件電路大為簡(jiǎn)化，同時(shí)采用了EPLD器件，從而降低了儀器成本，提高了儀器的可靠性和性能，且功能易于擴(kuò)展。400MHz/102通道邏輯分析儀已于2000年12月28日通過(guò)了信息產(chǎn)業(yè)部軍工預(yù)研局主持的技術(shù)鑒定。