一款基于門控時鐘的低功耗時序電路設計

　　電路運算

　　以分頻因子為10(即2N=10)的電路為例。由于傳統(tǒng)約翰遜計數(shù)器在分頻因子為2N時需要N個觸發(fā)器，要使分頻因子為10,電路中需要2N/2 = 10/2 = 5個觸發(fā)器。分頻器電路的輸出是2N/2 = 5,這時減法器的輸出則為(5-4) = 1,再饋入多路復用器的選擇線路，其二進制表示為0001.這個4位sel[3:0]=0001信號極為重要，因為它不僅控制著門控時鐘邏輯，還在分流和延遲路徑中做出選擇。

　　在這種情況下，只有Sel[0]會變?yōu)?并啟用s觸發(fā)器的時鐘，并且同樣地，sel[3]、sel[2]、sel[1]將相應禁用 (b、c、d、e、f、g、h、i)、(k, l, m, n)、(p、q)觸發(fā)器的時鐘，見圖4中突顯部分。另外需要注意的是，“a, j, o 和r”觸發(fā)器將始終啟用。這樣一來，不僅啟用了所需的觸發(fā)器，并且該電路可在第4個多路復用器的輸出上獲得所需的輸出時鐘。因此，在這個示例中，共有5個觸發(fā)器接收到時鐘，其他觸發(fā)器的時鐘將自動被禁用。

　　我們對上述計數(shù)器進行了模擬，其結果以RTL波形的形式呈現(xiàn)在圖5中。根據(jù)圖5可以推出：修改后的計數(shù)器采用sel[3:0]作為4'h0001,將一個100 MHz的時鐘進行分頻，提供10 MHz的輸出。

　　推薦的電路可實現(xiàn)各種組合，表2列出了多路復用器所選擇的輸入。

　　推薦方法的優(yōu)勢

　　本文所介紹的約翰遜計數(shù)器可根據(jù)分頻因子(范圍為8至38)進行編程，按提供給計數(shù)器組合邏輯的輸入所配置的提供一系列輸出頻率。

　　即使此計數(shù)器中配備了額外的硬件來實現(xiàn)可編程性，但是該電路的功耗通過一個邏輯提供的有效門控時鐘進行控制，該邏輯與在選擇階段挑選多路復用器時所采用的邏輯相同，并啟用門控時鐘單元。

　　因此，將門控時鐘添加到設計內以后，任何從移位寄存器傳送至計數(shù)器的時序邏輯都可以變得更加高效，并且片上系統(tǒng)的一系列此類電路綜合起來可以節(jié)省功耗并延長設備電池壽命。

　　總結

　　在設計階段，由于架構師對電路的功耗要求越來越嚴格，并且倍增系數(shù)越來越大，因此對多路復用級聯(lián)時鐘分頻器的需求也隨之加大，但這種分頻器會使電路消耗更多的功耗，并且占用更大的芯片面積。結構調整后的設計卻提供了一個更加輕松的解決方案，與傳統(tǒng)電路相比，重組后的電路可支持不同的輸出頻率，同時消耗更低的功耗。該解決方案還可輕松應用至各種其他設計中，使其他設計變得更加節(jié)能。