一種適用于射頻集成電路的抗擊穿LDMOS設計

阱結(jié)構(gòu)可以是一個無任何介質(zhì)的深槽，深槽的作用主要是從物理結(jié)構(gòu)上改變器件的電場強度分布，減弱柵極末端的電場集中。為了進一步改善器件的電場分布，可在 阱結(jié)構(gòu)中填充低介電常數(shù)的絕緣介質(zhì)。阱中低介電常數(shù)的介質(zhì)一方面截斷器件的曲面結(jié)，消除電場集中：另一方面抑制了平面工藝的橫向擴散，可承受更高的峰值電 場。

Si、SiC、SiO2、GaAs的相對介電常數(shù)分別為11．6、10．0、3．9、13．1。相對而言，SiO2具有低的介電常數(shù)，適合填充在LDMOS的深阱結(jié)構(gòu)中。

保持LDMOS器件摻雜濃度、柵長、阱寬等參數(shù)不變，如圖5所示。new0.Log、new1.Log、new2.Log分別代表基本LDMOS、有深槽 的LDMOS以及完全填入SiO2的深阱的LDMOS漏極V／I仿真曲線。本文采用的深阱結(jié)構(gòu)其阱寬和阱深都為0．5μm，從圖5中可以看出，由于深槽的 作用，LDMOS擊穿電壓提高了10 V，當進一步在深槽中填入SiO2時，其擊穿電壓可再次提高12 V。通過對比分析可以說明，采用阱結(jié)構(gòu)技術(shù)可以明顯提高器件的抗擊穿能力。

通過進一步仿真實驗發(fā)現(xiàn)，器件耐壓性能與阱寬及阱深的尺寸有關(guān)。保持漂移區(qū)長度不變，阱寬為固定值0．5μm，圖6為不同長度阱深對應的器件擊穿電壓曲 線。從圖6中可以看出，隨著阱深的加大，器件的抗擊穿能力加強，這是由于阱深越大，耗盡區(qū)俞難越過阱區(qū)，且體硅中承受的最大電場的范圍越大，LDMOS的 耐壓就越高。

同樣，保持漂移區(qū)長度不變，阱深為固定值0．5μm，圖7為不同長度阱寬對應的器件擊穿電壓曲線。擊穿電壓隨著阱寬的增加反而減小，這是因為阱寬的增加使得漂移區(qū)長度減小，總的耐壓也就隨之減小。

選擇適當?shù)内鍖捈摆迳?，在阱中摻雜低介電常數(shù)介質(zhì)，如SiO2，通過優(yōu)化器件的結(jié)構(gòu)參數(shù)可以得到擊穿電壓的最大值。

采用此深阱結(jié)構(gòu)最大的優(yōu)點是工藝方法簡單有效，并且可利用深阱的寬度和深度以及深阱中填入何種介質(zhì)或填入介質(zhì)的多少來控制LDMOS的擊穿電壓，在實際工藝操作過程中可控性強。

3 結(jié)論
LDMOS擊穿電壓易發(fā)生在柵極末端，器件襯底上添加埋層可以降低溝道附近的等位線曲率從而提高其擊穿電壓。漂移區(qū)將漏區(qū)與溝道隔離，抑制了器件的溝道調(diào) 制，在一定摻雜范圍內(nèi)，漂移區(qū)濃度越低，擊穿電壓越高。襯底濃度越低，雪崩擊穿越容易發(fā)生，擊穿電壓就越低。本文采用的深阱結(jié)構(gòu)主要為了減小柵極末端的電 場強度，消除電場集中，進而提高其抗擊穿能力。

另外，由于柵極界面存在電荷，柵末端的峰值電場隨柵長的增加而增加，為了抑制峰值電場集中導致器件的擊穿，柵長不宜較長。漂移區(qū)長度可適當加大，阱深可盡量取較大值，結(jié)合器件摻雜濃度，最終可使射頻LDMOS的抗擊穿能力達到最優(yōu)。

文中設計的LDMOS器件主要是在耐壓特性上做了改進，相對于RESURF技術(shù)、漂移區(qū)變摻雜、加電阻場極板、內(nèi)場限環(huán)等技術(shù)而言，具有工藝簡單，可控性 強的優(yōu)點。其較高的抗擊穿能力可適用于射頻集成電路，如移動通信基站。當然，若將此器件應用于基站，還需要考慮射頻LDMOS的其它電學特性，使器件的各 個參數(shù)達到作為基站功率放大器的要求。