SEP3203處理器的FPGA數(shù)據(jù)通信接口設(shè)計(jì)

系統(tǒng)中使用的FPGA為Altera公司的Cyclone系列中的EP1C6Q240C8，擁有豐富的I／O資源和邏輯資源，外部接口遵循SRAM時(shí)序。它主要負(fù)責(zé)提供信號(hào)的A／D采樣頻率，并將A／D轉(zhuǎn)換后的數(shù)據(jù)存儲(chǔ)到一組FIFO中，待FIFO的FF(Full Flag)端口有效后，將FIFO中的數(shù)據(jù)讀回，同時(shí)使能另一組FIFO的寫時(shí)序，實(shí)現(xiàn)了信號(hào)不間斷的采樣和存儲(chǔ)。

FPGA將一組數(shù)據(jù)處理完畢后，以中斷的方式通知SEP3203，處理器以DMA方式將運(yùn)算后的結(jié)果存儲(chǔ)到片外的SDRAM中。由于數(shù)據(jù)寫滿FIFO的時(shí)間大于FPGA處理數(shù)據(jù)的時(shí)間，所以整個(gè)系統(tǒng)實(shí)現(xiàn)了流水線操作。

1系統(tǒng)的總體設(shè)計(jì)[1-2]

系統(tǒng)硬件主要由信號(hào)采集模塊、FIFO、FPGA和SEP3203處理器組成。信號(hào)采集模塊主要包括信號(hào)接收器和A／D轉(zhuǎn)換模塊。接收到的信號(hào)首先要通過(guò)NE5534進(jìn)行放大，NE5534采用