低功耗SoC存儲器設計選擇

當今的設計師面對無數(shù)的挑戰(zhàn)：一方面他們必須滿足高技術產(chǎn)品不斷擴展的特性需求，另一方面卻不得不受到無線和電池裝置的電源限制。沒有任何技術在這方面的要求比SoC的設計更為明顯，在這種設計中，高級工藝比從前復雜的多。然而，上述技術造成了新的電源問題?，F(xiàn)代SoC系統(tǒng)的關鍵之一就是：嵌入存儲器在芯片中的比例在不斷增長。當存儲器開始主導SoC時，應用節(jié)能技術使存儲器獲得系統(tǒng)電源變得十分重要。
重要問題之一就是：在系統(tǒng)結(jié)構(gòu)方面，是嵌入系統(tǒng)存儲器還是把存儲器放在SoC之外。在以前的技術中，電源不是要考慮的一個主要因素，而成本是決定是否嵌入存儲器的主導因素。
傳統(tǒng)的DRAM在外部存儲器中占主導地位，因為它比其它類型的存儲器具有更低的成本。隨著時間的推移，DRAM的價格已經(jīng)由PC機的高速緩存需求來推動。因此，中密度的同步DRAM SDRAM已經(jīng)在合理的價位上廣泛應用。但是最近，PC業(yè)正在向大密度DDR DRAM過渡。伴隨著這個過渡，適合嵌入式系統(tǒng)應用的DRAM價位已經(jīng)上升，使得外部存儲器比以前有更低的成本效益。
嵌入式存儲器比外部存儲器有更多的系統(tǒng)電源要求。通常，功率預算基于每一個芯片而不是全部系統(tǒng)功耗?？紤]到整個功率預算，適當?shù)碾娫捶峙淇梢詫崿F(xiàn)有效的電源使用。
假設一個嵌入式系統(tǒng)具有一個基于SoC 的處理器和4Mb的存儲器。該存儲器接口有32條數(shù)據(jù)線和20條地址和控制線。假設一半信號在某一時刻轉(zhuǎn)變，那么需要考慮26個信號的電源問題。這些信號有一個8-10pF的有效負載，具體如下：
?4pF為輸出驅(qū)動器，包括靜電保護；
?1pF為輸出；
?2pF為輸入緩沖器，包括靜電保護；
?1pF為輸入；
?小于2pF為引線和PCB線。
計算出電源分配為1/2CV2。假定I/O電壓是2.5 V ，存儲器工作在100MHz ，在進行存儲操作時，I/O的功耗大約是81mA。 從電池需求的角度來看，這顯然太多了。
過去，成本決定是否嵌入存儲器，而如今無線和電池供電應用的要求更加青睞系統(tǒng)存儲器的嵌入。
主用和待機功率
當規(guī)劃低功率操作時，重要的是檢查各種存儲器的因素，既要檢查主用操作也要檢查待機操作。通常的一種低功率做法就是盡可能地使存儲器“休眠”或者處于待用模式下。以往的應用依賴于小量使用時間和大量的停機時間，從電源管理方面看，這適合于休眠的方法?，F(xiàn)在的應用則依賴于要求更多時間的新特征。例如，一個2G手機的功能主要由無線通信的呼叫和呼叫管理功能組成。對協(xié)議堆棧、菜單系統(tǒng)和便箋簿，一個2Mb的SRAM就足夠了。相對而言，3G手機支持數(shù)據(jù)業(yè)務、WEB瀏覽器、音頻播放器和MPEG-4視頻等服務。這些手機要求多達16Mb的SRAM。這些需求增加了存儲器功率的需要。
當今的設計師能夠選擇各種各樣的嵌入式存儲器技術。包括6個晶體管存儲器(6T)、嵌入式DRAM(eDRAM)和1T-SRAM。實際中，要考慮各種技術的優(yōu)點來做出適當?shù)臎Q定。
當功率是一個主要考慮因素時，成本就是一個不能被忽視的因素。成本將直接轉(zhuǎn)化到芯片面積中——存儲器越小，越節(jié)省成本。6T存儲器由一個包含6個晶體管的閉鎖存儲器單元組成。很多晶體管轉(zhuǎn)變成一個大單元，導致存儲器是其競爭對手的大約2倍。1T-SRAM和 eDRAM由單個晶體管、單個電容器單元(1T1C)組成，產(chǎn)生了一個緊湊的存儲器單元。這兩種技術的工藝是不同的，eDRAM要求更昂貴的工藝，而1T-SRAM則使用一個標準的邏輯工藝。
主用功率是指存儲器讀寫訪問所消耗的功率。6T單元，具有一個閉鎖的結(jié)構(gòu)，因為有門閉鎖的動作和更大的單元尺寸，所以將耗費更多的功率。另外，大型的6T通常包括產(chǎn)生高節(jié)點電容和汲取更大功率的長金屬線。相比而言，eDRAM和1T-SRAM通過存儲器單元中的電容充放電來讀寫數(shù)據(jù)。1T1C單元的小尺寸導致了線長度更小、節(jié)點電容更低，消耗更低的功率。另外，1T-SRAM使用了更短金屬線并節(jié)省功率的多庫結(jié)構(gòu)。
待機功率是指沒有讀或?qū)懺L問存儲器時所消耗的功率。隨著精細的幾何工藝(013mm甚至更小)的到來，漏電已經(jīng)成為主要考慮因素。據(jù)估計，對于第一代芯片，泄漏電流將平均增加7.5倍。在嵌入式存儲器中，門泄漏相對于待機功率已不容忽視。
每一種存儲器技術處理待機功率的方法是不一樣的。從理論上講，6T已經(jīng)有最佳的待機功率，因為閉鎖的存儲器消耗的功率可以忽略不計。但是，因為6T單元的基本結(jié)構(gòu)，它仍然受到漏電流的影響。0.13mm及以下的6T泄漏產(chǎn)生了比0.18mm及以上的6T存儲器陣列高得多的待機電流。使用電路技術改進6T泄漏時，在先進工藝中使用6T設計常常會受待機電流的影響。
eDRAM和1T-SRAM沒有相似的漏電效果。電池單元更小， 在設計中沒有泄漏的途徑。1T1C單元引起的待機功率的主要原因是需要刷新逐漸衰減的電容充電所需的電流。eDRAM在待機期間使用一個標準刷新操作以保持數(shù)據(jù)。1T-SRAM技術使用一個內(nèi)部待機模式來提供最佳刷新，這個刷新導致待機功率大大小于6T泄漏或者eDRAM刷新?！?(軍庫譯)