基于FPGA的判決反饋均衡器的設計與實現(xiàn)

在移動通信和高速無線數(shù)據通信中，多徑效應和信道帶寬的有限性以及信道特性的不完善性導致數(shù)據傳輸時不可避免的產生碼間干擾，成為影響通信質量的主要因素，而信道的均衡技術可以消除碼間干擾和噪聲，并減少誤碼率。其中判決反饋均衡器（DFE）是一種非常有效且應用廣泛得對付多徑干擾得措施。目前DFE大致有以下幾種實現(xiàn)方法：1）采用多片通用數(shù)字濾波器集成電路級聯(lián)方式，但同時由與多片帶來的體積和功耗的增加，在實際中運用不多。2）采用DSP來實現(xiàn)，如Motorola SC140就是單片的可編程均衡器，采用軟件來實現(xiàn)算法，但由于受器件功能限制，在實時性要求極高的場合中受到限制。3）采用可編程邏輯器件實現(xiàn),隨著可編程邏輯器件邏輯門數(shù)量和速度的不斷增加，在單片上實現(xiàn)系統(tǒng)集成已經成為可能，而且FPGA特別適合實現(xiàn)可配置的判決反饋均衡器。

2．判決反饋均衡器的基本原理

判決反饋均衡器（DFE）是一種非線性均衡器。如圖1所示，由前饋部分(由FIR濾波器組成)和反饋部分(由IIR濾波器組成)組成，前饋部分可以抵消在時間上超前的碼間干擾和在時間是滯后的碼間干擾(由

均衡器的輸出為：

式中M,N分別為前饋濾波器和反饋濾波器的長度。抽頭系數(shù)更新采用DD_LMS(direct decision least mean square)和CMA(constant modulus algorithm)算法，CMA是一種盲自適應算法，即不需要訓練序列，可以讓均衡器收斂到較低的MSE水平，但由于CMA的誤差量較大，從而步長較小，CMA的跟蹤能力有限，因而，在DFE設計中，CMA常常作為均衡器的初始化算法，即對多徑信號的時延和幅度進行粗略估計。而DD_LMS算法相對于CMA有更低的MSE水平，并且DD_LMS具有較低的誤差量，從而步長更大，跟蹤能力強，因而，在DFE設計中，DD_LMS常常作為均衡器穩(wěn)定后的自適應算法。

3．設計思想

由于我們設計的DFE是一個比較復雜的系統(tǒng)，我們在設計中根據功能塊自下而上分層次進行，這樣可以節(jié)省設計時間，減少設計輸入的錯誤，消除重復的電路元件，并能簡化校驗于進行修改，在實際設計中，按照模塊的大小和功能分成三部分：如圖二所示，PART I包括接口和DFE均衡器，PART II包括判決器和誤差控制函數(shù)運算模塊，PART III為抽頭系數(shù)調整部分。

出于靈活性的考慮，系統(tǒng)采用類似于集散控制而非集中控制的方案，也就是系統(tǒng)沒有一個中心控制器，這樣可以保持三個部分的相對獨立，若要改變設計，比如改變算法，只需要改變誤差控制函數(shù)運算模塊即可。各模塊的恰當分割大大增加了系統(tǒng)的靈活性。

4．各模塊的FPGA實現(xiàn)

4．1 接口模塊

本系統(tǒng)并未涉及具體的A/D器件，僅根據常用的A/D器件的工作信號設計系統(tǒng)接口模塊。

在轉換完成后，一般A/D器件輸出一個低電平信號作為A/D的允許信號。該信號在系統(tǒng)中為輸入信號ad_end，接口模塊系統(tǒng)時鐘始終監(jiān)控ad_end的電平變化，當檢測到ad_end的低電平時，接口模塊產生一個“開始”脈沖作為允許信號，允許DFE的延遲環(huán)節(jié)接收輸入數(shù)據，并開始移位。其實現(xiàn)如圖三所示。

4．2 DFE模塊

均衡器分為FFE(Feedforward Equalizer)和FBE(FeedBackward Equalizer)兩部分,結構類似，前饋濾波器為32階的FIR濾波器，反饋濾波器為64階的IIR濾波器，濾波器系數(shù)寬度都為16位，精度為15位，輸入數(shù)據寬度為12位，精度為10位，判決器輸出數(shù)據為2位，精度為0位，該模塊主要由輸入移位寄存器和卷積模塊組成。

（1）輸入移位寄存器

對于前饋濾波器，由于共有32階，因此輸入寄存器的長度為32。定義一個32