業(yè)界分析：65納米工藝可降低功耗提高速度

    目前，業(yè)界已經(jīng)制成了HfAcO2（Ac是錒元素）以及HfSiO2的柵極絕緣層。采用這種工藝的集成電路工作性能良好。 

    然而，采用這種絕緣層制作集成電路時(shí)，還有待提高成品率。其中，最主要的問(wèn)題是采用高介質(zhì)率絕緣層后會(huì)降低載流子的遷移率。傳統(tǒng)的集成電路采用多晶硅作為電極材料，而其與高介電率的HfO2系列絕緣層在邊界會(huì)產(chǎn)生電位差，從而發(fā)生控制電壓（閾值電壓）偏移的問(wèn)題。目前，解決這一問(wèn)題是科技人員的攻關(guān)項(xiàng)目之一。 
  
低介電率的層間絕緣膜引線模塊技術(shù) 

    集成度較高的集成電路，一般采用多層配線來(lái)傳輸信號(hào)。在最先進(jìn)的處理器中，配線多達(dá)10層。與集成電路技術(shù)不同，配線結(jié)構(gòu)的細(xì)微化，并不能提高集成電路的性能。相反地，由于提高了集成度，從而使配線之間的距離變短，因此增加了負(fù)荷。當(dāng)運(yùn)行速度提高時(shí)，會(huì)同時(shí)增大所消耗的功率。 

    為了避免這種情況，應(yīng)采用低介電率材料，使支撐配線的絕緣材料難于傳遞電壓。傳統(tǒng)的集成電路采用SiO2作為配線的絕緣材料。然而，SiO2不能滿足65納米集成電路對(duì)配線絕緣的要求。因此必須開(kāi)發(fā)低介電率的絕緣材料。針對(duì)65納米工藝，配線絕緣采用的材料其介電率要求在1.5至2.0左右。這一數(shù)值接近真空條件或空氣的介電率。有一種方法是在SiO2層引入高密度的納米級(jí)空孔，形成多孔材料。然而，配線絕緣層還有支撐配線的作用，多孔材料并不適用。在降低介電率的同時(shí)，該材料必須要有一定的機(jī)械強(qiáng)度和適于進(jìn)行加工。 

    科學(xué)家們?cè)赟iO2中制作成功了大小一致的納米級(jí)孔，從而形成了機(jī)械強(qiáng)度較大的多孔結(jié)構(gòu)的低介電率材料。他們?cè)谌芤褐凶尳缑婊钚詣┮浴白越M織”的形式形成圓筒狀的微胞，將這些微胞作為形成納米級(jí)孔的“鑄?！?。 

    在上述溶液中，加入TEOS等氧化硅類(lèi)原料分子，在微胞附近發(fā)生聚合反應(yīng)。把反應(yīng)后的溶液涂布在硅襯底上后加以干燥，在適當(dāng)?shù)臏囟认抡舭l(fā)界面活性劑，就制成了排布均勻的多孔結(jié)構(gòu)的氧化硅膜。 

    由于這種氧化硅的表面具有親水性，在空氣中放置后會(huì)吸收空氣中的水分形成硅膠，從而提高其介電率。除此之外，在65納米工藝中，代替作為引線材料的鋁，采用了在大電流條件下不易劣化的銅。這種銅引線也有一定的缺點(diǎn)，銅會(huì)擴(kuò)散到SiO2中從而降低其絕緣性，因此還需要研究出克服這一缺點(diǎn)的方法。 

新結(jié)構(gòu)晶體管及分析測(cè)量技術(shù) 

    晶體管是集成電路的基本構(gòu)件。在提高晶體管的性能上，除了增加其集成度外，最根本的是要突破硅材料極限。硅作為取之不盡和廉價(jià)的高性能半導(dǎo)體材料，在今后10年左右仍將是半導(dǎo)體行業(yè)最主要的基本材料。目前，科學(xué)家將眼光投向與硅結(jié)構(gòu)相似的重要的半導(dǎo)體材料鍺，研究人員在硅襯底之上，生成一層其原子大于硅的鍺晶體。這種硅鍺結(jié)構(gòu)提高了電子空穴的遷移速度，相應(yīng)增大了晶體管的電流驅(qū)動(dòng)能力。 

    隨著信息爆炸式增長(zhǎng)，需要大量低功耗、可高速運(yùn)行的信息設(shè)備。滿足這一需求的一項(xiàng)重要技術(shù)是下一代的集成電路技術(shù)即65納米技術(shù)。 

    從1965年Intel公司的Moore提出著名的摩爾定律到今年4月，正好是40年。40年來(lái)，半導(dǎo)體器件的發(fā)展歷程一直遵循著這一定律。進(jìn)入2005年，IBM、德國(guó)英飛凌、韓國(guó)三星和新加坡特許半導(dǎo)體公司聯(lián)合的團(tuán)隊(duì)以及美國(guó)德州儀器公司等廠商，都推出了65納米工藝制作的半導(dǎo)體集成電路樣品。我國(guó)臺(tái)灣省的臺(tái)積電也將在2005年年底批量生產(chǎn)65納米器件。 

    與上一代的90納米工藝相比，65納米工藝可以使每個(gè)芯片上集成的晶體管數(shù)目增加一倍。同時(shí)，采用65納米線寬工藝后，可以比90納米工藝降低20%的器件功耗，運(yùn)行速度則提高50%，相應(yīng)地還可以大幅降低生產(chǎn)成本。 

    以下將介紹65納米半導(dǎo)體器件在材料和工藝上的幾項(xiàng)重要技術(shù)趨勢(shì)。 

高介電率絕緣的柵極技術(shù) 

    隨著集成度的提高，在工藝上首先遇到的是需要減少柵極絕緣層的厚度。要想提高微處理器的工作速度，就要求其具有強(qiáng)大的電流驅(qū)動(dòng)能力。如果可以把柵極絕緣層做得盡可能薄，就能增大與絕緣層厚度成反比的靜電電容值。該電容值增大，就會(huì)增加載流子的面密度，從而提高器件的電流驅(qū)動(dòng)能力。然而，減少絕緣層的厚度是有限制的。由于量子力學(xué)的隧道效應(yīng)，絕緣層減少到一定程度，漏電流會(huì)急劇增大，從而導(dǎo)致器件功耗大幅增加。Intel公司之所以停止開(kāi)發(fā)4GHz處理器，就是遇到了這一技術(shù)難題。 

    克服這一技術(shù)難題的重要技術(shù)就是采用高介電率（高K值）的絕緣層。傳統(tǒng)半導(dǎo)體集成電路使用的絕緣層是SiO2，其介電率為3.9?？茖W(xué)家們發(fā)現(xiàn)，高介電率的材料其能隙小，對(duì)載流子的勢(shì)壘較低。經(jīng)過(guò)多次試驗(yàn)，他們找到了介電率為20的鉿，其氧化物HfO2可望成為新一代集電路采用的絕緣層材料。 

    上述的硅結(jié)構(gòu)就是人們常提起的“畸變硅”。利用上述畸變硅SOI，可制作高性能的CMOS集成電路。 

    在這種畸變硅SOI基礎(chǔ)上，還可演化出其余的硅結(jié)構(gòu)晶體管。在應(yīng)用畸變硅SOI時(shí)，最關(guān)鍵的是要保證制作出高質(zhì)量的、畸變較大的SOI襯底。在制作高質(zhì)量的SOI上，研究人員開(kāi)發(fā)出了一種氧化濃縮技術(shù)。利用這種技術(shù)，可將硅和其合金結(jié)晶層在加熱條件下進(jìn)行氯化。采用這種技術(shù)制作出的畸變SIO圓片，可均勻地控制畸變硅層的厚度和畸變量。利用這種先進(jìn)技術(shù)制作出的絕緣層擁有優(yōu)質(zhì)的表面平坦度，并且可將鍺的濃度提高至接近100%。 

    采用這種氧化濃縮技術(shù)，研究人員成功地制作出了高品質(zhì)的絕緣體上鍺（Ge On Insolutor）襯底，其層厚可控制在10納米以下。利用這種GOI制作的晶體管，較大地提高其電流驅(qū)動(dòng)能力，并且成功地抑制了短溝道效應(yīng)造成的影響。經(jīng)測(cè)驗(yàn)，所制成的畸變鍺溝道結(jié)構(gòu)的晶體管，其遷移率是傳統(tǒng)硅晶體管的10倍以上。 

    此外，為了提高集成度，另一個(gè)重要的工作是分析檢測(cè)技術(shù)。要把晶體管內(nèi)部的雜質(zhì)原子的分布情況精確到納米級(jí)。為了適應(yīng)這種要求，科學(xué)家開(kāi)發(fā)出了新型的掃描隧道顯微鏡（STM）。這種STM可準(zhǔn)確地“捕捉”到每個(gè)雜質(zhì)原子所處的位置，并且可精確地測(cè)量出硅的應(yīng)力分布情況。這是研究和開(kāi)發(fā)65納米級(jí)器件必不可少的設(shè)備之一。 

光刻檢測(cè)技術(shù) 

    在提高器件集成度上，最重要的一環(huán)是光刻工藝，即將電路版圖進(jìn)行高精度的“縮小”，將其“刻”在硅圓片上。光刻機(jī)是集成電路制造設(shè)備中最為昂貴的設(shè)備，其本身的科技含量也最高。與此同時(shí)，精確地進(jìn)行版圖中尺寸和形狀的測(cè)量也是極為重要的。 

    舉例而言，如果想制造50納米線寬的器件，就需要有可檢測(cè)出0.5納米精度的設(shè)備。傳統(tǒng)的光學(xué)顯微鏡已不勝其力。即使是傳統(tǒng)的掃描電子顯微鏡也勉為其難。為了解決這一問(wèn)題，科學(xué)家開(kāi)發(fā)出了原子間力顯微鏡AFM（Atomic Force Microscope）,其檢測(cè)精度可達(dá)到0.3～0.5納米。

    在光刻工藝中，微小的缺陷和灰塵粒子都可影響器件的成品率。對(duì)于45納米線寬的器件，必須采用超紫外線EUV光束作為光刻機(jī)的光束。這種EUV光束的波長(zhǎng)為13.5納米。對(duì)于小于45納米線寬的32納米和22納米線寬的集成電路，也要應(yīng)用這種先進(jìn)的EUV光束的光刻機(jī)。對(duì)于各種半導(dǎo)體材料而言，在13.5納米波束下，并不存在光透明性能。然而，采用反射光學(xué)系統(tǒng)，光刻工藝中使用的掩膜，可應(yīng)用納米級(jí)厚度的多層反射結(jié)構(gòu)。為了對(duì)這種結(jié)構(gòu)進(jìn)行精確的檢測(cè)，研究人員利用光刻中采用相同波長(zhǎng)的EUV光束，進(jìn)行器件內(nèi)部多層膜的檢測(cè)。目前，已經(jīng)能檢測(cè)出2納米的缺陷。 

線路系統(tǒng)技術(shù) 

    對(duì)于65納米乃至更細(xì)微結(jié)構(gòu)的集成電路，信號(hào)的延遲和器件性能的差值越來(lái)越嚴(yán)重。在制出集成電路后，如果不能調(diào)整上述的性能差值，就不能使器件的性能達(dá)到其所應(yīng)實(shí)現(xiàn)的“極至”。因而，研究人員開(kāi)發(fā)出了新型技術(shù)，可在集成電路制成后，微調(diào)其特性，從而實(shí)現(xiàn)更高的運(yùn)行速度。 

    為了在很短的時(shí)間內(nèi)對(duì)多個(gè)參數(shù)進(jìn)行優(yōu)化，采用了遺傳算法等人工智能手段。例如，在數(shù)字集成系統(tǒng)芯片的內(nèi)部，對(duì)于各個(gè)電路模塊分別根據(jù)時(shí)鐘信號(hào)同步地存取數(shù)據(jù)，從而可進(jìn)行復(fù)雜的信息處理。盡管在設(shè)計(jì)時(shí)考慮到上述問(wèn)題，然而不可避免地還有個(gè)別電路模塊的時(shí)鐘信號(hào)會(huì)出現(xiàn)延遲，從而使整個(gè)集成電路不能正常工作。為了解決這一問(wèn)題，在芯片中增加了一個(gè)可編程的處理器電路，可以自由地改變時(shí)鐘信號(hào)的傳遞時(shí)間。 

    對(duì)于這種65納米器件所必須的技術(shù)，研究人員進(jìn)行了試驗(yàn)性芯片的驗(yàn)證。他們制造了一個(gè)65納米線寬的中等規(guī)模集成的乘法電路。測(cè)試結(jié)果表明，其性能超過(guò)了原定的設(shè)計(jì)值,特別是其實(shí)現(xiàn)了超高速的運(yùn)行,即使在低于電源電壓的運(yùn)行條件下，它也可正常工作，從而降低了這種集成電路的功耗。如果在進(jìn)行集成電路設(shè)計(jì)時(shí)，就考慮到采用上述動(dòng)態(tài)調(diào)整時(shí)鐘的技術(shù)，那么則可簡(jiǎn)化調(diào)整時(shí)鐘所進(jìn)行的計(jì)算。這樣一來(lái)，給電路試制等后工序留有了余地，從而可減少集成電路設(shè)計(jì)和試制的工作量，提前芯片的上市時(shí)間。 

未來(lái)展望 

    當(dāng)前半導(dǎo)體器件的柵極長(zhǎng)度已小于50納米，為了維持摩爾定律，到2010年半導(dǎo)體器件的柵極長(zhǎng)度必須縮小至20納米。在此種情況下，器件的絕緣層也相應(yīng)地按比例縮小。此時(shí)，絕緣層厚度約0.7納米，即5個(gè)原子的厚度。從理論上講，不可能制作出比原子更薄的絕緣層。此時(shí)，半導(dǎo)體器件的集成化將面臨本質(zhì)性的難題。實(shí)際上，在微細(xì)化程度達(dá)到接近1個(gè)原子時(shí)，由于量子力學(xué)的隧道效應(yīng)，幾個(gè)原子厚度的絕緣層會(huì)發(fā)生“穿通”現(xiàn)象，從而失去其絕緣性。到那一時(shí)刻，必須要有更新的材料和史無(wú)前例的更先進(jìn)的器件工藝，才能維持摩爾定律的正確性。而這需要眾多科學(xué)家的共同努力。