基于CPLD的高速可程控?cái)?shù)字延遲線系統(tǒng)的設(shè)計(jì)

　　Kicker電源是“九五”國家重大科學(xué)工程之一蘭州重離子加速器冷卻儲存環(huán)（HIRFL-CSR）的注入引出系統(tǒng)中一個重要組成部分[1] ，電源系統(tǒng)共包括六個分電源，它們需從共同的信號源接收信號，由于要求它們接收到的信號為同步信號而又因?yàn)榈乩砦恢弥率蛊浣邮盏男盘柺遣豢赡芡耆降模瑸槭蛊浣邮盏酵叫盘栃枰诟鞣蛛娫辞岸烁髋渲靡桓咚倜}沖數(shù)字延遲線，對輸入信號進(jìn)行調(diào)節(jié)使經(jīng)過數(shù)字延遲線后所有信號達(dá)到同步的效果。數(shù)字延遲線要求其延遲時間可調(diào)，時間范圍為：5ns~300ns。延遲線是用于將電信號延遲一段時間的元件或器件，其廣泛使用在雷達(dá)、電子計(jì)算機(jī)、彩色電視系統(tǒng)、通信系統(tǒng)，以及測量儀器中。

　　隨著EDA技術(shù)的廣泛應(yīng)用，CPLD已成為現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的主要手段， CPLD的時鐘延遲可達(dá)到ns級，結(jié)合其并行工作方式，在超高速、實(shí)時測控方面有非常廣闊的應(yīng)用前景；并且CPLD具有高集成度、高可靠性，幾乎可將整個設(shè)計(jì)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小其體積。CPLD目前正朝著更高速、更高集成度、更強(qiáng)功能和更靈活的方向發(fā)展[2]。采用CPLD來實(shí)現(xiàn)數(shù)字延遲線系統(tǒng)，不 但大大節(jié)省電路開發(fā)費(fèi)用，而且能提高設(shè)計(jì)效率，同時還能有效實(shí)現(xiàn)電路的數(shù)字化與微型化。

　　2 數(shù)字延遲線工作原理

　　數(shù)字延遲線是將邏輯信號延遲一段時間的元件或器件。通常數(shù)字延遲線的設(shè)計(jì)思路是通過兩個參數(shù)完全相同的延遲模塊分別對脈沖的上升沿和下降沿進(jìn)行延遲來達(dá)到脈沖信號整體延遲一段時間的效果。而由于實(shí)際上不可能存在參數(shù)完全相同的延遲模塊使得脈沖前后沿的延遲時間不可能完全相同，所以這種設(shè)計(jì)的數(shù)字延遲線的延遲精度不可能很高。如果僅用一個延遲模塊就能同時完成脈沖前后沿的延遲，這樣就即節(jié)省了電路制作成本又提高了延遲線的延遲精度。本文正是基于這一思想并使用CPLD芯片來實(shí)現(xiàn)數(shù)字延遲線的設(shè)計(jì)的。

　　本數(shù)字延遲線整體思想是：延遲模塊在觸發(fā)信號上升沿到來時開始工作，邏輯控制電路控制其輸出為輸入脈沖同相信號或輸入脈沖反相信號，邏輯控制電路輸出用于觸發(fā)延遲模塊，在延遲線輸入脈沖上升沿到來時，邏輯控制電路輸出為與輸入脈沖同相信號，進(jìn)而觸發(fā)延遲模塊，在延遲線輸入脈沖下降沿到來時，邏輯控制電路輸出為與輸入脈沖反相信號，該信號剛好為上升沿，進(jìn)而觸發(fā)延遲模塊進(jìn)行延遲。同時該數(shù)字延遲線設(shè)計(jì)采用了反饋網(wǎng)絡(luò)結(jié)構(gòu)，結(jié)構(gòu)更緊湊，更穩(wěn)定。具體工作原理如下：

圖1 數(shù)字延遲線電路工作原理時序圖

　　延遲線輸入信號A，其反相信號 ，兩信號通過邏輯控制模塊其輸出信號O1與其中一路信號同相，該信號接入可逆計(jì)數(shù)器模塊置位端，當(dāng)O1信號上升沿到來時觸發(fā)可逆計(jì)數(shù)器開始計(jì)數(shù)，計(jì)數(shù)器計(jì)數(shù)結(jié)束后輸出信號CK觸發(fā)T觸發(fā)器使T觸發(fā)器輸出態(tài)Q和 反相，輸出端Q為該數(shù)字延遲線的輸出端，其相對輸入信號A有可逆計(jì)數(shù)器計(jì)數(shù)時間T的相對延遲，同時T觸發(fā)器的輸出端Q和 又作為邏輯控制模塊的選擇控制信號對信號A和 進(jìn)行選擇。初試狀態(tài)下延遲線輸入信號為低電平，T觸發(fā)器輸出端即延遲線輸出端Q也為低電平，此時邏輯控制模塊選擇輸入信號A使其輸出信號O1和信號A同相，信號O1輸入至計(jì)數(shù)器置位端，計(jì)數(shù)器置位端低電平有效，所以O(shè)1使可逆計(jì)數(shù)器處于置位狀態(tài)，使計(jì)數(shù)器輸出端狀態(tài)恒處于預(yù)置位狀態(tài)，計(jì)數(shù)器輸出信號不發(fā)生改變，即而T觸發(fā)器輸出Q不發(fā)生改變，當(dāng)信號A上升沿到來時，信號O1上升沿同時到來使其變?yōu)楦唠娖剑唠娖接|發(fā)計(jì)數(shù)器開始減計(jì)數(shù)，當(dāng)計(jì)數(shù)器計(jì)數(shù)至0時，計(jì)數(shù)器輸出端經(jīng)或非門輸出的信號CK由低電平變?yōu)楦唠娖?，該上升沿觸發(fā)T觸發(fā)器使其輸出端Q反相，由低電平變?yōu)楦唠娖?，同時T觸發(fā)器的輸出端Q和 作為邏輯控制模塊的選擇控制信號使其輸出信號O1變?yōu)榕c 同相，而此時 為低電平，所以O(shè)1信號使計(jì)數(shù)器處于置數(shù)狀態(tài)輸出為預(yù)置數(shù)，使得CK有變?yōu)榈碗娖剑琓觸發(fā)器不翻轉(zhuǎn)，所有信號維持此狀態(tài)不變。當(dāng)輸入信號A出現(xiàn)下降沿，既由高電平變?yōu)榈碗娖綍r，信號 出現(xiàn)上升沿使得O1有低電平變?yōu)楦唠娖剑琌1觸發(fā)計(jì)數(shù)器減計(jì)數(shù)，減計(jì)數(shù)至0時，使得CK信號由低電平變?yōu)楦唠娖?，該上升沿觸發(fā)T觸發(fā)器使器輸出反相，一方面使得邏輯控制模塊輸出信號變?yōu)榕cA信號同相，處于低電平使計(jì)數(shù)器處于預(yù)置數(shù)狀態(tài)，使得電路狀態(tài)又恢復(fù)到初始狀態(tài)，當(dāng)輸入信號A又有脈沖到來時，數(shù)字延遲線將會重復(fù)以上動作；另一方面使得輸出端Q出現(xiàn)下降沿，又高電平變?yōu)榈碗娖?，與輸入信號A同相。整個過程來看T觸發(fā)器輸出Q相對輸入信號A剛好有一個計(jì)數(shù)器計(jì)數(shù)時間Δt的延遲。數(shù)字延遲線電路工作原理的時序圖如圖1所示。由圖1還可看出，同時T觸發(fā)器的輸出端 也是數(shù)字延遲線輸入信號 的延遲信號。所以該數(shù)字延遲線即可以延遲高電平脈沖，也可以延遲低電平脈沖。

    該數(shù)字延遲線電路特點(diǎn)總結(jié)如下：1、電路結(jié)構(gòu)相對簡單，造價低廉。而一般延遲線電路都需要兩個完全相同的電路分別完成對輸入信號的上升沿和下降沿的等時間延遲以實(shí)現(xiàn)數(shù)字延遲線的功能[3]，而且也不可能做到兩電路參數(shù)完全相同。2、邏輯功能強(qiáng)，該延遲線可同時完成高、低脈沖電平的延遲。3、電路為時鐘脈沖定時的延遲線，特別適用于數(shù)字通信、數(shù)字儀表及使用計(jì)算機(jī)的設(shè)備中。電路延時精度僅取決于時鐘脈沖CP的周期，受環(huán)境溫度、電源波動等因素的影響甚微，所以延遲時間非常穩(wěn)定、精確，最大誤差只是1個字的計(jì)數(shù)誤差，時鐘頻率越大，延遲精度越高。4、電路可編程端即計(jì)數(shù)器預(yù)置數(shù)端DCBA可以由程序控制，DCBA端輸入不同的BCD碼得到不同的延遲時間的延遲線。延遲時間Δt=n