SoC設(shè)計(jì)：復(fù)雜性為驗(yàn)證提出更高要求

由于片上系統(tǒng)(SoC)設(shè)計(jì)變得越來(lái)越復(fù)雜，驗(yàn)證面臨著巨大的挑戰(zhàn)。大型團(tuán)隊(duì)不斷利用更多資源來(lái)尋求最高效的方法，從而將新的方法學(xué)與驗(yàn)證整合在一起，并最終將設(shè)計(jì)與驗(yàn)證整合在一起。雖然我們知道實(shí)現(xiàn)驗(yàn)證計(jì)劃幾乎占去了整個(gè)芯片設(shè)計(jì)工作的2/3，但是我們還是發(fā)現(xiàn)有團(tuán)隊(duì)遲交芯片，錯(cuò)過(guò)計(jì)劃的流片最終期限。這種疏忽可能造成嚴(yán)重的商業(yè)后果，因?yàn)檫@意味著硬件和軟件錯(cuò)誤經(jīng)常被遺漏，直到設(shè)計(jì)周期的晚期。 

為了創(chuàng)建一個(gè)全面的驗(yàn)證解決方案，我們首先必須認(rèn)識(shí)到設(shè)計(jì)工程師和驗(yàn)證工程師所面臨的分歧和挑戰(zhàn)。在這個(gè)過(guò)程中，我們發(fā)現(xiàn)某些差距被忽略了。第一個(gè)被普遍忽略的主要差距是“重用”。通常，模塊級(jí)驗(yàn)證環(huán)境在集群級(jí)(子系統(tǒng))或芯片級(jí)驗(yàn)證環(huán)境中不起作用，這是一個(gè)大問(wèn)題。

首先，擴(kuò)大的團(tuán)隊(duì)將需要對(duì)任何復(fù)雜芯片設(shè)計(jì)的關(guān)鍵階段進(jìn)行驗(yàn)證。整個(gè)架構(gòu)將需要進(jìn)行分析，必須將采用SystemC或C++等高級(jí)別抽象語(yǔ)言的模型考慮在內(nèi)。在這個(gè)早期階段，設(shè)計(jì)模塊的部分必須在高級(jí)別系統(tǒng)級(jí)接口中進(jìn)行建模，并在軟件開(kāi)發(fā)階段的早期進(jìn)行驗(yàn)證。 

這里有兩個(gè)好處：早期調(diào)試硬件和軟件中的架構(gòu)漏洞的能力以及采用事務(wù)級(jí)模型(TLM)的潛在性能優(yōu)勢(shì)。確保架構(gòu)級(jí)流程通過(guò)驗(yàn)證工程師與架構(gòu)和軟件團(tuán)隊(duì)的密切合作來(lái)開(kāi)發(fā)和維護(hù)至關(guān)重要。 

驗(yàn)證階段正是SoC驗(yàn)證套件大顯身手的階段。一個(gè)良好組合的驗(yàn)證套件允許用戶輕松訪問(wèn)驗(yàn)證的眾多有影響的方面(如形式分析和聲明和覆蓋)，從而向系統(tǒng)級(jí)閉合推進(jìn)。在這個(gè)流程中，設(shè)計(jì)工程師和驗(yàn)證工程師能夠重用架構(gòu)流程中的一些事務(wù)級(jí)模型，并且還能改進(jìn)環(huán)境以完善sock驗(yàn)證環(huán)境。 

隨著最近消費(fèi)產(chǎn)品的芯片越來(lái)越小，設(shè)計(jì)工程師需要采用先進(jìn)的功率節(jié)省技術(shù)將越來(lái)越多的設(shè)計(jì)單元裝在較小的空間內(nèi)，這些技術(shù)的驗(yàn)證變得前所未有的重要。工程師必須考慮各種省電模式、保證正常的功能，并確保所有覆蓋都已經(jīng)考慮在內(nèi)。用戶必須考慮動(dòng)態(tài)測(cè)試、動(dòng)態(tài)和靜態(tài)聲明以及使用戶從最初的計(jì)劃進(jìn)入驗(yàn)證結(jié)束階段的基本功能驗(yàn)證方法。 

在微架構(gòu)實(shí)現(xiàn)期間，分析復(fù)雜性和性能至關(guān)重要。設(shè)計(jì)工程師必須與專門的驗(yàn)證工程師密切配合，以確保驗(yàn)證元件、以前的測(cè)試以及覆蓋和一致性檢查的適當(dāng)重用?？蓴U(kuò)展性需要工程師在同時(shí)考慮硬件和軟件的情況下從模塊級(jí)開(kāi)始向系統(tǒng)級(jí)推進(jìn)。此外，在牢記準(zhǔn)備好起動(dòng)整個(gè)過(guò)程的“全套工具”的最終優(yōu)勢(shì)的同時(shí)，測(cè)試臺(tái)開(kāi)發(fā)和計(jì)劃必須貫穿從早期的架構(gòu)建模(流程1)到后晶片驗(yàn)證(芯片提取)的整個(gè)過(guò)程。 

AmjadQureshi是CadenceDesignSystems公司總監(jiān)兼數(shù)字套件架構(gòu)師。 

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