基于FPGA的計(jì)算機(jī)防視頻信息泄漏系統(tǒng)設(shè)計(jì)

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作者：時(shí)間：2007-10-22 來源：廣東電子商貿(mào)網(wǎng)

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　　假如顯示終端為數(shù)字微鏡DMD(Digital MicromirrorDevice)顯示器。該顯示器將計(jì)算機(jī)每個(gè)像素點(diǎn)的圖像信號經(jīng)過數(shù)字光處理DLP(Digital Light Processing)后，存入SDRAM雙向緩存器，當(dāng)一幀圖像接收完畢時(shí)，內(nèi)部數(shù)據(jù)處理電路同時(shí)激發(fā)各像素點(diǎn)對應(yīng)的微鏡運(yùn)動(dòng)，完成一幀圖像的顯示。DMD顯示器峰值數(shù)字驅(qū)動(dòng)電壓不超過33.5V，電磁輻射很低，且各微鏡片同時(shí)驅(qū)動(dòng)，形成相互干擾的向外輻射信號，解碼難度極大，從而使其成為無信息泄漏的顯示器。此時(shí)，視頻電纜的輻射在整個(gè)視頻通路的輻射中就占主導(dǎo)地位。如果在視頻信號經(jīng)過視頻電纜傳輸?shù)斤@示器之前就對其進(jìn)行處理，則可以有效地降低電磁輻射和信息泄漏。

　　1 視頻信息泄漏機(jī)理及解決方案

　　1.1 視頻信息傳輸過程中泄漏機(jī)理在計(jì)

　　算機(jī)視頻通路中，信息的傳送主要為并行傳送和串行傳送兩種方式。目前常見的視頻信息都為串行傳輸，在串行傳輸?shù)男盘柌ㄩL與其視頻電纜物理長度可比的情況下，視頻電纜起著天線作用，容易產(chǎn)生高強(qiáng)度的有用信息的電磁泄漏，這樣就可以較為容易地對串行信號實(shí)現(xiàn)時(shí)分接收、頻分接收和方位接收。所以串行視頻信息很容易被竊取及復(fù)現(xiàn)。

　　在并行傳輸方式下，由于數(shù)據(jù)線間隔很小且發(fā)射信號頻率相同或相似，所以截獲難度要大得多。但將R、G、B三路串行模擬視頻信號分別轉(zhuǎn)化為數(shù)字信號后，若不經(jīng)處理就直接進(jìn)行傳輸，此時(shí)同時(shí)傳輸?shù)娜允且粋€(gè)像素的不同位信息，因此，從像素角度來考慮，仍為串行傳輸。若傳輸?shù)膱D像僅有黑白兩種顏色，則此時(shí)并行傳輸電纜上某一時(shí)刻的數(shù)據(jù)為全“1”或全“0”，即并行電纜中各信號線具有相同的波形，也就不需對各信號線分別接收，此時(shí)視頻電纜類似于串行傳輸方式，有效信息就很容易被竊取。

　　1.2 基于像素的并行傳輸方式

　　為了有效地減少視頻信號被截獲的可能性，在視頻信號送至視頻電纜中傳輸之前就對其進(jìn)行一定的格式轉(zhuǎn)換，使得在并行電纜上能同時(shí)傳輸多個(gè)像素，實(shí)現(xiàn)真正意義上的并行，即基于像素的并行傳輸。在這種并行傳輸方式下，即使接收方能接收到輻射信息，由于無法分辨各像素的順序，也就不能復(fù)現(xiàn)信息。

　　本文設(shè)計(jì)的防信息泄漏系統(tǒng)就是通過對視頻信號的格式轉(zhuǎn)換處理，實(shí)現(xiàn)多個(gè)像素的同時(shí)傳輸。圖1為視頻信息格式轉(zhuǎn)換原理示意圖，輸入數(shù)據(jù)為串行模擬視頻信號經(jīng)過A/D轉(zhuǎn)換后得到的數(shù)字視頻信號，系統(tǒng)接收信息時(shí)，其順序是按單個(gè)像素依次接收的，此時(shí)數(shù)據(jù)為“像素包”格式。通過格式轉(zhuǎn)換模塊處理之后，這些以“像素包”格式接收到的視頻信號數(shù)據(jù)被轉(zhuǎn)換成為按照“位平面”格式排列的輸出數(shù)據(jù)。此時(shí)并行電纜上傳輸?shù)木褪嵌鄠€(gè)像素的數(shù)據(jù)。“位平面”格式的視頻數(shù)據(jù)傳輸至顯示端后再通過格式轉(zhuǎn)換模塊還原為“像素包”格式。

　　順序接收到的“像素包”格式的數(shù)據(jù)可以用以下的集合方式予以描述：若系統(tǒng)接收到n個(gè)像素，則用D表示接收到的這一組視頻信號，S表示D中各元素間的先后順序關(guān)系，信號色彩數(shù)為23m種，即R、G、B三種顏色分別具有2m級灰度，則：

　　同樣，轉(zhuǎn)換為“位平面”格式后的輸出數(shù)據(jù)亦可以用同樣的集合方式進(jìn)行描述：E表示格式轉(zhuǎn)換后的一幀圖像的數(shù)據(jù)，F(xiàn)表示E中各元素間的先后順序關(guān)系，則：

　　將視頻信息由集合D所表述的形式轉(zhuǎn)換成由集合E所表述的形式，就是傳輸數(shù)據(jù)格式轉(zhuǎn)換所要完成的工作，即要求首先輸出所有像素的第一位二進(jìn)制數(shù)據(jù)，然后輸出所有像素的第二位二進(jìn)制數(shù)據(jù)，直到最后輸出每個(gè)像素的最后一位二進(jìn)制數(shù)據(jù)。因此，“位平面”數(shù)據(jù)是n個(gè)像素點(diǎn)的三種顏色的、具有相同“權(quán)值”的數(shù)據(jù)的集合。

　　2 系統(tǒng)硬件設(shè)計(jì)

　　2.1 總體方案設(shè)計(jì)

　　根據(jù)上面提出的像素并行傳輸?shù)脑?，設(shè)計(jì)基于FPGA的防視頻信息泄漏系統(tǒng)。圖2為該系統(tǒng)硬件設(shè)計(jì)框圖，整個(gè)系統(tǒng)由采集端適配卡和顯示端適配卡組成。

　　高速視頻專用A/D轉(zhuǎn)換器采用AD公司的高性能AD9883A，主要特點(diǎn)是：

　　(1)高達(dá)300MHz的帶寬和140MSPS的轉(zhuǎn)換率。

　　(2)三路獨(dú)立的0～1.0V的輸入信號范圍，非常適合采樣視頻信號。

　　(3)提供I2C總線接口等，以適應(yīng)多種應(yīng)用。

　　高速視頻專用D/A轉(zhuǎn)換器采用AD公司的高性能ADV7125，主要特點(diǎn)是：

　　(1)高達(dá)330M的吞吐量。

　　; (2)三路獨(dú)立的8位DA轉(zhuǎn)換器。

　　(3)TTL兼容輸入信號，便于電路設(shè)計(jì)。

　　(4)單電源5V或3.3V供電，廣泛應(yīng)用于數(shù)字視頻系統(tǒng)、高分辨率彩色圖像顯示系統(tǒng)。

　　系統(tǒng)工作原理是：將來自顯卡的視頻信號輸入至采集端適配卡，采集端適配卡上的A/D轉(zhuǎn)換器將R、G、B三路模擬視頻信號分別轉(zhuǎn)換成三路并行8位數(shù)字信號，同時(shí)也對行、場同步進(jìn)行相位修復(fù)和幅度補(bǔ)償，使之變?yōu)闃?biāo)準(zhǔn)的行、場同步信號，然后將該信號送至FPGA中，同時(shí)在狀態(tài)機(jī)的控制下將以像素為單位的視頻信息轉(zhuǎn)換為“位平面”格式。信號處理完后通過并行傳輸電纜傳輸至顯示端適配卡，而顯示端適配卡則負(fù)責(zé)將“位平面”信息還原為像素格式，并通過D/A轉(zhuǎn)換器將三路共24bit數(shù)字視頻信號還原成模擬信號送給顯示設(shè)備進(jìn)行顯示。

　　2.2 電磁兼容設(shè)計(jì)

　　2.2.1 信號完整性設(shè)計(jì)

　　系統(tǒng)中數(shù)字視頻信號對傳輸時(shí)延要求較高，在布線時(shí)，其走線的路徑要大體一致并且盡量短，以實(shí)現(xiàn)對傳輸時(shí)延的要求;合理安排去耦電容的擺放位置，盡可能接近所要進(jìn)行去耦的電源;AD9883A芯片和ADV7125芯片周圍電路的布線要盡可能短，周圍的元器件要盡可能安排緊湊，以減小電流環(huán)路面積，從而減小靜電干擾;放置過孔時(shí)，注意不要過密，以免損壞鏡像層;適配卡所用的電阻、電容、電感和IC芯片均為表面帖裝元件，有利于抑制電磁干擾。

　　2.2.2 電源完整性設(shè)計(jì)

　　系統(tǒng)所用的A/D轉(zhuǎn)換器芯片、D/A轉(zhuǎn)換器芯片對電源有嚴(yán)格的要求，除了要有模擬電源和數(shù)字電源之分外，AD9883A還要有PLL電路的專門電源，而FPGA電源要有內(nèi)核電源和數(shù)字輸出引腳的電源。因此，整個(gè)系統(tǒng)的電源設(shè)計(jì)是一個(gè)很大問題。這里用兩片LT1764作為FPGA的兩種電源，用兩片TPS76333作為AD9883A的兩種電源，一片TPS76333作為ADV7125的電源。兩塊適配卡均采用四層板結(jié)構(gòu)，頂層和底層作為信號的走線層，中間層分別是地層和電源層，以確保系統(tǒng)在高速運(yùn)行時(shí)有良好的電源環(huán)境。

　　3系統(tǒng)邏輯實(shí)現(xiàn)及仿真

　　FPGA芯片采用Altera公司Cyclone系列芯片EP1C6Q240C8。Cyclone系列芯片是基于1.5V，0.13μm工藝，具有時(shí)鐘鎖相環(huán)(PLL)和專用DDR接口，支持多種I/O標(biāo)準(zhǔn)的芯片。其內(nèi)部嵌入了許多專用硬核模塊，被廣泛地用于可編程片上系統(tǒng)(SOPC)中。

　　本系統(tǒng)對高速圖像信號進(jìn)行處理，工作時(shí)鐘近100MHz。為了獲得更好的布線效果和系統(tǒng)性能，時(shí)鐘信號必須經(jīng)過鎖相環(huán)到達(dá)全局時(shí)鐘布線網(wǎng)絡(luò)。本設(shè)計(jì)利用Altera公司的Maga Wizard設(shè)置Cyc lone PLL參數(shù)生成IPcore，解決了信號時(shí)延的問題，同時(shí)也滿足了讀取視頻信號時(shí)所需的建立、保持時(shí)間要求。圖3為使用FPGA內(nèi)部PLL對輸入的點(diǎn)頻時(shí)鐘PXCLK_AD進(jìn)行相移后的波形，圖中，pxclk與點(diǎn)頻同頻，經(jīng)相位修復(fù)及幅度補(bǔ)償后用作系統(tǒng)基準(zhǔn)時(shí)鐘，delayclk為點(diǎn)頻三分頻，用作延時(shí)時(shí)鐘。