一種基于FPGA的新型誤碼測(cè)試儀的設(shè)計(jì)與實(shí)現(xiàn)

　　引言

　　誤碼儀是評(píng)估信道性能的基本測(cè)量?jī)x器。本文介紹的誤碼儀結(jié)合FPGA 的特點(diǎn),采用全新的積分式鑒相結(jié)構(gòu)，提出了一種新的誤碼測(cè)試方法，經(jīng)多次測(cè)試驗(yàn)證，方案可行，設(shè)計(jì)的系統(tǒng)穩(wěn)定。本文設(shè)計(jì)的誤碼儀由兩部分組成：發(fā)信機(jī)和接收機(jī)。

　　1 發(fā)信機(jī)

　　發(fā)信機(jī)的主要功能是產(chǎn)生具有隨機(jī)特性的偽隨機(jī)m 序列，通過(guò)FPGA 由VHDL 編程實(shí)現(xiàn)。偽隨機(jī)序列產(chǎn)生原理如下：

　　圖1 偽隨機(jī)序列產(chǎn)生原理圖

　　其中，ak-i是各移位寄存器的狀態(tài)，Ci對(duì)應(yīng)各寄存器的反饋系數(shù)，為1表示參與反饋，為0不參與反饋。反饋函數(shù)為：

　　當(dāng)級(jí)數(shù)n 和反饋系數(shù)一旦確定，則反饋移位寄存器的輸出序列確定了，m序列的一個(gè)重要的性質(zhì)是：任一m序列的循環(huán)移位仍是一個(gè)m序列，序列長(zhǎng)度為m = 2n-1 。

　　2 接收機(jī)

　　接收機(jī)主要由時(shí)鐘同步模塊、狀態(tài)同步模塊組成，其功能框圖如圖2 所示。

　　圖2 誤碼器接收機(jī)功能框圖

　　2.1 時(shí)鐘提取模塊

　　本單元所采用的時(shí)鐘提取方法是采用新的積分鑒相來(lái)實(shí)現(xiàn)的，通過(guò)在一個(gè)時(shí)鐘周期內(nèi)對(duì)碼元進(jìn)行積分，判斷超前滯后，從而極大的降低了因干擾信號(hào)的出現(xiàn)導(dǎo)致誤調(diào)的可能性。

　　時(shí)鐘提取的原理圖如下：

　　圖3 時(shí)鐘提取原理圖

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　　(1)鑒相器

　　導(dǎo)前- 滯后型數(shù)字鑒相器的特點(diǎn)是,它輸出一個(gè)表示本地估算信號(hào)超前或滯后于輸入信號(hào)的量.如果本地估算信號(hào)超前于輸入信號(hào),則輸出“超前脈沖”, 以便利用該“超前脈沖”控制本地估算信號(hào)的相位推后。反之,則輸出“滯后脈沖”,并使本地估算信號(hào)的相位前移. 導(dǎo)前- 滯后型數(shù)字鑒相器可分為微分型和積分型兩種.由于積分型導(dǎo)前- 滯后數(shù)字鑒相器,具有優(yōu)良的抗干擾性能. 因此本設(shè)計(jì)采用了積分型導(dǎo)前-滯后型數(shù)字鑒相器.

　　積分型導(dǎo)前-滯后型數(shù)字鑒相器中，本地時(shí)鐘的上升沿為同相積分的清洗時(shí)刻,上升沿到來(lái)時(shí),在本地高頻時(shí)鐘下，同相計(jì)數(shù)器開(kāi)始計(jì)數(shù)，當(dāng)輸入碼元是“1”時(shí)，每來(lái)一高頻脈沖計(jì)數(shù)器加1計(jì)數(shù)，當(dāng)輸入碼元是“0”時(shí)，每來(lái)一高頻脈沖計(jì)數(shù)器減 1計(jì)數(shù)。當(dāng)下一上升沿到來(lái)時(shí)，將計(jì)數(shù)值輸出，并清零計(jì)數(shù)器，計(jì)數(shù)器在高頻脈沖下重新開(kāi)始計(jì)數(shù).本地時(shí)鐘的下降沿為中相積分的清洗時(shí)刻,在下降沿到來(lái)時(shí),在上述同樣的高頻時(shí)鐘下，中相積分計(jì)數(shù)器開(kāi)始計(jì)數(shù)，當(dāng)碼元為“1”時(shí)，計(jì)數(shù)器加1，當(dāng)碼元為“0”時(shí)，計(jì)數(shù)器減1。當(dāng)下一下降沿到來(lái)時(shí)，將計(jì)數(shù)值輸出，同時(shí)對(duì)計(jì)數(shù)器清零，重新計(jì)數(shù)。在準(zhǔn)確同步的情況下,同相積分的積分區(qū)間正好和接收的一個(gè)碼元寬度相重合,同相積分計(jì)數(shù)器輸出為