基于短時能量和短時過零率的VAD算法及其FPGA實現(xiàn)

　　2．5 控制模塊

　　控制模塊控制高通濾波、加窗、平均能量計算以及語音判決模塊的運行，并且根據(jù)實際情況對門限進行更新。

　　2．6 系統(tǒng)綜合結(jié)果

　　表2為本設計在兩款FPGA芯片上的綜合結(jié)果。

　　綜合結(jié)果顯示，本設計在硬件上占用的資源較少，并可在低成本的FPGA（考慮到成本，選用CycloneII系列的EP2C5T144C7）上實現(xiàn)。因此本設計也可以與其他數(shù)字語音處理模塊一起構(gòu)成完整的語音處理芯片。

　　2．7 仿真結(jié)果及分析

　　圖7為ModelSim仿真結(jié)果。圖中最后一行信號為檢測結(jié)果，高電平表示語音，低電平表示靜音。由仿真結(jié)果可以看到，所設計的FPGA可以滿足準確性及實時性的要求。

　　由前面各個模塊的分析結(jié)果可以推算出，本設計在采集完一幀數(shù)據(jù)、在14個時鐘周期后可將判決結(jié)果輸出。

　　本文介紹了基于短時能量和短時過零率的VAD算法的FPGA實現(xiàn)。整個系統(tǒng)采用VHDL進行描述，并進行了仿真，驗證了設計的正確性。系統(tǒng)的時鐘頻率可達46.22MHz,可在采集完一幀數(shù)據(jù)后的302.90ns內(nèi)輸出檢測結(jié)果，符合實時性的要求。由于本設計采用VHDL進行描述，因此具有可移植性，同時由于設計所使用的硬件資源并不多，因此也可以作為一個模塊應用到其他系統(tǒng)中。

　　參考文獻

　　1 BRADY P T. A technique for investigating on-off patterns of speech[J]. Bell Syst Tech J, 1965；(44):1～22

　　2 GERSHO A,PAKSOY E. An overview of variable rate speech coding for cellular networks[A]. IEEE Conf Selected on Topics Wireless Commun[C]. Vancouver, 1992;172～175

　　3 吳智勇.VoIP中語音壓縮Codec的研究與實現(xiàn).碩士論文.南開大學, 2003

　　4 ITU-T Rec.G.729,Coding of speech at 8 Kbit/s using conjugate-structure algebraic-code-excited linearprediction(CS ACELP) [S]. 1996

　　5 Parhi K K.VLSI digital signal processing systems: Design and Implementation. 北京:機械工業(yè)出版社,2003

　　6 Kuo S M， Lee B H著,盧伯英譯.實時數(shù)字信號處理.北京:中國鐵道出版社,2004

　　7 韓雁,姚慶棟.數(shù)字專用集成電路中平方運算的硬件實現(xiàn).電子科學學刊,1996;18(6)