一種結(jié)構(gòu)簡(jiǎn)單的低壓低功耗ALU單元設(shè)計(jì)

　　在邏輯與或的功能部分，采用了兩個(gè)信號(hào)來(lái)控制（Cnt2和Cnt3）(Figure 2所示),當(dāng)全加器的和信號(hào)以及邏輯與/或功能信號(hào)產(chǎn)生后，再使用一個(gè)2選1選擇器（控制信號(hào)為Cnt1），共使用了三個(gè)控制信號(hào)實(shí)現(xiàn)了全加及邏輯與/或的功能（見Table 1），使用了兩個(gè)用傳送門實(shí)現(xiàn)的2選1選擇器串聯(lián)后，這個(gè)電路會(huì)有兩個(gè)閥值電壓的損失，不過(guò)這并不影響最終電路的正確操作，因?yàn)閮蓚€(gè)閥值電壓的損失在3.3v的工作電壓下還是可以正確工作。

　　至于左移、右移和SWAP功能可以通過(guò)傳輸門來(lái)實(shí)現(xiàn)（見Figure 2右部分），通過(guò)不同的控制信號(hào)可以輕易的實(shí)現(xiàn)這些功能。

　　前面提到了本文中提出的電路會(huì)有兩個(gè)閥值電壓的損失，為了后續(xù)電路的正確工作我們可以加一個(gè)電平恢復(fù)電路，同時(shí)這個(gè)電路還可以加快電路的傳送速度（見Figure 2右半部分）,在此恢復(fù)電路中我們使用了一個(gè)控制信號(hào)（Cnt4）來(lái)實(shí)現(xiàn)三態(tài)門的功能以控制信號(hào)的輸出與否。加上這部分電路后輸出信號(hào)會(huì)取反，在許多處理器中信號(hào)采用的是補(bǔ)碼形式，而這為補(bǔ)碼的實(shí)現(xiàn)提供了便利。

　　3. 電路分析和仿真結(jié)果

　　一些其他的全加器設(shè)計(jì)將用來(lái)和本文的全加器比較，因?yàn)樵O(shè)計(jì)的目標(biāo)是降低電路的復(fù)雜性和提高電路的速度以及能量損耗的降低，所以主要關(guān)注于門數(shù)少并基于傳送門的全加器之間的比較。已有的全加器總結(jié)如下表2。

　　在0.35um工藝下仿真一些10管的全加器的DC特性，其中Vdd為3.3v，反向器的（W/L）p=1.4um/0.35um 以及(W/L)n=0.7um/0.35um（table3）。另外，此電路在1.9v的電壓下依然可以正確工作，這為進(jìn)一步降低功耗提供了一個(gè)很好的途徑。

　　對(duì)整個(gè)電路進(jìn)行DC分析，得到整個(gè)電路的功耗為12.12 uw，延時(shí)1.5ns,仿真結(jié)果見圖5。另外在AC方面,這個(gè)電路的工作頻率也是比較高的。

圖5 . 電路仿真結(jié)果

　　4．結(jié)論

　　本文提出了一種新的1位的ALU單元。所提議的ALU單元在DC方面，可以在很低的工作電壓下工作，功耗小且速度快；在AC方面，由于采用了CLRCL全加器可以工作在很高的頻率下。同時(shí)，比較了現(xiàn)有的一些全加器的性能，可以看到文中的CLRCL電路不僅使用的晶體管的數(shù)目較少，同時(shí)它的功耗和速度性能也是比較優(yōu)良的,極大的提高了1位ALU的性能。

　　本文創(chuàng)作者新點(diǎn)：

　　本文針對(duì)目前在RISC結(jié)構(gòu)的MCU/MPU等中需要使用低功耗，小面積，快速的ALU單元，提出了一種新的結(jié)構(gòu)簡(jiǎn)單的ALU單元結(jié)構(gòu)，在此結(jié)構(gòu)中使用的全加器是目前比較流行的10－T全加器，通過(guò)對(duì)全加器布爾邏輯的重組，使這種全加器在級(jí)連結(jié)構(gòu)中不會(huì)產(chǎn)生多閥值損失的情況，最后在電路輸出部分采用了電平恢復(fù)結(jié)構(gòu)，使電路的輸出波形很好，同時(shí)這種結(jié)構(gòu)與現(xiàn)有的結(jié)構(gòu)相比有著明顯的面積，速度，功耗方面的優(yōu)勢(shì)。

　　參考文獻(xiàn)：

　　[1] N.Zhuang and H. Wu,”A new design of the COMS full adder,” IEEE J. of solid state circuits, Vlo.27,pp.840-844,May 1992.

　　[2] J.Wang, S.Fang, and W. Feng, “New efficient designs for XOR and XNOR function on the transistor level ,”IEEE J. Solid-State Circuits, Vol. 29, pp. 780-786, July 1994.

　　[3] R. Shalem, E . John, and L.K. John ,”A novel low-Power energy recovery full adder cell,” in Proc. Great Lakes Symp. VLSI,pp.380-383, Feb.1999.

　　[4] Fartash Vasefi and Z. Abid ,”10-Transistor 1-bit Adders for n-bit Parallel Adders,” IEEE J. of solid state circuit ,pp.7803-8656,Apr, 2004.

　　[5] H.T.Bui, A.K.Al-Sheraidah, and wang,“Design and analysis of 10-transistor full adders using novel XOR-XNOR gates,” in Proc. Int. Conf. Signal Processing 2000(Wold Computer Congress),Beijing, China,Aug.2000

　　[6] N.Weste and K. Eshraghian, Principles of CMOS VLSI Design, a System Perspective. Reading, MA: Addison-Wesley,1993.

　　[7] Yingtao Jiang, Abdulkarim Al-Sheraidah, Yuke Wang , Edwin Sha, and Jin-Gyun chung, “A Novel Mutipleser-Based Low-Power Full Adder,” IEEE Transactions on circuits and systems-II: express briefs, Vol.51,No.7 ,July 2004.

　　[8] 盧君明，徐鋒，胡鵬飛，“低電壓低功耗全加器的研究設(shè)計(jì)，”固體電子學(xué)研究與進(jìn)展，第24卷，第3期，2004年8月

　　[9] 張杰; 基于FPGA的八位RISC CPU的設(shè)計(jì)[J]; 微計(jì)算機(jī)信息，2006-35-05