針對(duì)功率設(shè)計(jì)的SDR解決方案

　　用一種更為整體的方法來降低功耗

　　是的！的確存在真正最優(yōu)化SDR功耗的方法，設(shè)計(jì)工程師需要一種把硬件和編程技術(shù)兩者結(jié)合起來的更為整體的方法。一種無效執(zhí)行的波形可能對(duì)SDR的功耗造成巨大的負(fù)面影響，不論硬件設(shè)計(jì)有多么好！設(shè)計(jì)工程師可以采用許多技術(shù)在FPGA中更有效地實(shí)現(xiàn)一個(gè)波形，這些技術(shù)包括并行處理算法、低頻操作、功率底層規(guī)劃和局部配置。
　　利用并行處理算法，FPGA所提供的并行處理能力容許實(shí)現(xiàn)比像DSP或GPP這樣的串行處理器可能達(dá)到的性能要高得多的信號(hào)處理性能，這個(gè)已經(jīng)得到了很好的證實(shí)。因?yàn)椴⑿刑幚砜刹捎帽却刑幚砥鞯偷枚嗟臅r(shí)鐘頻率執(zhí)行任務(wù)，當(dāng)采用并行處理算法的時(shí)候，FPGA實(shí)際上比處理器能效更高。

　　利用低頻工作，許多軍用波形能從運(yùn)行在較低的頻率以降低功耗上獲得好處。常見的是FPGA中的波形以低于200MHz的頻率運(yùn)行，遠(yuǎn)遠(yuǎn)低于最大頻率。

　　上述的一些技術(shù)如時(shí)鐘門控利用對(duì)設(shè)計(jì)進(jìn)行一些細(xì)致的底層規(guī)劃可能更為有效。例如，為了真正地利用時(shí)鐘門控的優(yōu)勢(shì)，設(shè)計(jì)工程師想利用相同的時(shí)鐘得到一個(gè)設(shè)計(jì)的幾個(gè)部分，而該時(shí)鐘可以在相同的區(qū)域——或許在器件的四分之一象限——被門控。目前市面上可利用的工具如賽靈思的PlanAhead設(shè)計(jì)和分析工具利用圖形用戶界面(GUI)使底層規(guī)劃變得更加容易。

　　局部重配置(PR)容許設(shè)計(jì)工程師在FPGA之內(nèi)定時(shí)復(fù)用各種資源。如果沒有PR，設(shè)計(jì)工程師可能不得不重載整個(gè)FPGA以支持一個(gè)新的波形模式，因此，臨時(shí)失去通信鏈路，或讓所有模式在大的FPGA之中被同時(shí)載入，即使一次僅僅使用一個(gè)模式。PR容許支持多模式波形，不必同時(shí)把所有的模式載入FPGA之中，因此，能夠以較小的FPGA和較低的功耗實(shí)現(xiàn)相同的功能。有效地利用PR也從底層規(guī)劃獲益。類似于低內(nèi)核電壓，PR能影響靜態(tài)和動(dòng)態(tài)功率這兩者，但是，上述技術(shù)則僅僅影響動(dòng)態(tài)功率。

　　圖1描述了這些用于降低功耗的各種方法。用于降低SDR功耗的一種真正的整體方法要采用來自每一個(gè)象限的多種技術(shù)。

　　假設(shè)有許多用于降低SDR功耗的方法，其中許多方法可以組合，似乎沒有什么機(jī)會(huì)能確定理想的功率最優(yōu)化波形實(shí)現(xiàn)方案。增加的混淆之處在于：許多波形成分如前向糾錯(cuò)(FCC)常常能在FPGA或DSP當(dāng)中的任一個(gè)上有效地實(shí)現(xiàn)。通常不清楚的是：如何在硬件和軟件之間進(jìn)行最佳的劃分以實(shí)現(xiàn)能效最大化？盡管沒有靈丹妙藥，即沒有任何一種工具能評(píng)定所有不同的選項(xiàng)及轉(zhuǎn)換以決定性地鑒別最優(yōu)化的解決方案，但是，一定存在一種比純粹猜測(cè)更好的方法，這種猜測(cè)用的是已出版的數(shù)據(jù)表數(shù)字和基于電子數(shù)據(jù)表的功率估算器。

圖3：功率監(jiān)測(cè)GUI顯示調(diào)制解調(diào)器FPGA和DSP的功率消耗，
消除對(duì)波形實(shí)現(xiàn)功率消耗的猜測(cè)。

　　消除猜測(cè)：SDR功率最優(yōu)化測(cè)試床

　　一種更為優(yōu)良的方法就是訪問一個(gè)用于功率最優(yōu)化設(shè)計(jì)的能作為測(cè)試床的SDR。有了這樣一種測(cè)試床，就容許設(shè)計(jì)工程師或系統(tǒng)架構(gòu)師根據(jù)經(jīng)驗(yàn)進(jìn)行測(cè)試，并為功率優(yōu)化設(shè)計(jì)而權(quán)衡與特定硬件及軟件設(shè)計(jì)相關(guān)的折衷。設(shè)計(jì)工程師可能不僅僅要比較上述討論的一些優(yōu)缺點(diǎn)，而且可能要相對(duì)輕松地在FPGA和DSP/GPP之間反復(fù)開發(fā)和劃分一個(gè)波形，與此同時(shí)，在每一個(gè)調(diào)制解調(diào)器處理器件上采集功率測(cè)量值。

　　盡管不必要，但是，利用基于模型設(shè)計(jì)的各種概念，通過一種視覺方式進(jìn)行建模，也可以經(jīng)由波形的重新劃分而提供各種好處。這樣一種設(shè)計(jì)流程的例子見圖2。在這個(gè)例子中，可以采用MathWorks公司的Simulink進(jìn)行建模。設(shè)計(jì)工程師可以選擇在一個(gè)可用的FPGA和DSP之間對(duì)波形進(jìn)行劃分并直接在硬件上實(shí)現(xiàn)，實(shí)現(xiàn)過程要利用賽靈思用于DSP的System Generator和用于FPGA的ISE Foundation設(shè)計(jì)工具套件，以及MathWorks公司的Real-Time Workshop和TI公司用于DSP的Code Composer Studio。

　　設(shè)計(jì)工程師也可以采用在基于模型的設(shè)計(jì)環(huán)境之內(nèi)的一種Power Monitoring GUI，以實(shí)時(shí)顯示為FPGA和DSP獨(dú)立地記錄的功率測(cè)量值。這樣的GUI的一個(gè)例子見圖3。這種記錄能力容許設(shè)計(jì)工程師對(duì)波形隨時(shí)間變化的能量效率做出有根據(jù)的決策，不僅僅是及時(shí)抓拍波形。這是必需的，因?yàn)樵S多波形本質(zhì)上是“突發(fā)”的。如果波形實(shí)現(xiàn)造成調(diào)制解調(diào)器超過功率預(yù)算的情況變得顯而易見，設(shè)計(jì)工程師可以回到模型并針對(duì)更佳的效率對(duì)波形重新劃分。盡管這個(gè)流程現(xiàn)在并非輕而易舉，但是，這種努力是值得的，因?yàn)樗藢?duì)調(diào)制解調(diào)器的功耗進(jìn)行估計(jì)時(shí)的猜測(cè)。

　　通過賽靈思、TI和Lyrtech的協(xié)作，這樣一種具有功率監(jiān)測(cè)的SDR測(cè)試床現(xiàn)已開始供貨。該小形狀因子的SDR開發(fā)平臺(tái)把Virtex-4 FPGA與DM6446 DSP/GPP結(jié)合起來，從而讓設(shè)計(jì)工程師能夠進(jìn)行低功耗設(shè)計(jì)。

　　為降低功耗而設(shè)計(jì)

　　盡管傳統(tǒng)上一直把重點(diǎn)放在降低SDR硬件的功耗上，但是，顯而易見軟件也對(duì)功耗具有重大影響。正因如此，需要一種整體方法來降低SDR的功耗。而且，能夠?qū)嶋H發(fā)揮SDR作用的測(cè)試床有助于消除對(duì)這個(gè)問題的猜測(cè)。盡管這種方法可能要預(yù)先進(jìn)行更多的規(guī)劃和開發(fā)，但是，好處就是強(qiáng)迫并使SDR提供商能夠在提供現(xiàn)場(chǎng)持續(xù)時(shí)間更長(zhǎng)、更可靠且在需要較少備用電池的無線電設(shè)備過程中建立競(jìng)爭(zhēng)優(yōu)勢(shì)。