FFT實(shí)時譜分析系統(tǒng)的FPGA設(shè)計和實(shí)現(xiàn)
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在一個基-4蝶形運(yùn)算單元中，包含WP、W2P和W3P三個旋轉(zhuǎn)因子，每組基-4蝶形運(yùn)算的第一個輸出數(shù)據(jù)所乘的旋轉(zhuǎn)因子總為1。在同一個蝶形組內(nèi)，p值是不變的，因而只需確定一個p值，三個旋轉(zhuǎn)因子便可確定下來。每當(dāng)一個基-4蝶形組計算完畢而轉(zhuǎn)入下一個蝶形組時，p值改變一次，其變化的順序恰好是(L-1)位四進(jìn)制數(shù)順序加1的倒序輸出。由此可以根據(jù)蝶形運(yùn)算的級數(shù)和四點(diǎn)FFT的節(jié)點(diǎn)位置計算出對應(yīng)的旋轉(zhuǎn)因子的角度。
由于
=cos(
)-jsin()，在程序中將小數(shù)cos()和-sin()轉(zhuǎn)換成定點(diǎn)數(shù)，變換為二進(jìn)制數(shù)進(jìn)行計算。本設(shè)計的復(fù)乘運(yùn)算采用CORDIC算法實(shí)現(xiàn)，需要輸入角度值作為進(jìn)行復(fù)乘運(yùn)算的相應(yīng)旋轉(zhuǎn)因子的角度，因此旋轉(zhuǎn)因子產(chǎn)生模塊輸出的數(shù)據(jù)即對應(yīng)旋轉(zhuǎn)因子的角度值，模塊中包括10位計數(shù)器和一個計算輸出進(jìn)程。程序的運(yùn)算流程如圖5所示。
本設(shè)計采用直接計算旋轉(zhuǎn)因子的方法，不需要產(chǎn)生旋轉(zhuǎn)因子的讀取地址和額外的ROM資源，簡化了設(shè)計，但需要一直進(jìn)行角度值的計算，增加了系統(tǒng)的運(yùn)算時間。
3 FFT實(shí)時頻譜分析系統(tǒng)的實(shí)現(xiàn)
本設(shè)計采用Synplicity公司的邏輯綜合軟件Synplify7.1 pro進(jìn)行設(shè)計綜合，用Xilinx的ISE6.1布局布線。實(shí)現(xiàn)后的系統(tǒng)的時序分析結(jié)果表示，系統(tǒng)有9.139ns的延遲，系統(tǒng)時鐘周期可達(dá)10.817ns，系統(tǒng)頻率達(dá)到92.4MHz。當(dāng)系統(tǒng)頻率為90MHz時，1024點(diǎn)FFT運(yùn)算需要的時間大約為68.3μs，完全可以滿足實(shí)時處理的要求。本文采用Xilinx公司的Virtex-Ⅱxc2v500 fg456-5 FPGA器件實(shí)現(xiàn)系統(tǒng)，設(shè)計使用資源狀況如表1所示。
本FFT實(shí)時譜分析系統(tǒng)采用定點(diǎn)運(yùn)算方案，輸入為12位復(fù)數(shù)數(shù)據(jù)，輸出為14位復(fù)數(shù)數(shù)據(jù)。采用方波信號進(jìn)行測試，其參數(shù)為：脈沖幅度H=100，脈沖寬度M=10。本FFT實(shí)時譜分析系統(tǒng)輸出的幅值如圖6所示，輸出的幅值的相對誤差如圖7所示。相對誤差較大的一些點(diǎn)均出現(xiàn)在標(biāo)準(zhǔn)FFT輸出的幅值很小的點(diǎn)上，這是由于有限字長效應(yīng)引起相對誤差造成的。同時由于采用的算術(shù)運(yùn)算方案是定點(diǎn)運(yùn)算，加劇了小信號的信噪比的惡化。但在實(shí)際應(yīng)用中這些輸出幅值很小的點(diǎn)會被判別為頻譜上的噪聲點(diǎn)，對實(shí)際的頻譜分析影響不大，故對系統(tǒng)的誤差影響并不大。而在標(biāo)準(zhǔn)FFT輸出的幅值較大的點(diǎn)上，相對誤差則很小。
本設(shè)計全部由VHDL語言實(shí)現(xiàn)，采用自頂向下的設(shè)計方法，完成了一個1024點(diǎn)FFT實(shí)時譜分析系統(tǒng)。該FFT采用了基-4原位算法，既保證了運(yùn)算速度，又節(jié)省了硬件資源。該FFT通過CORDIC算法實(shí)現(xiàn)復(fù)乘，較傳統(tǒng)的復(fù)乘運(yùn)算節(jié)省了大量的ROM資源，同時采用了流水線結(jié)構(gòu)，加快了運(yùn)算速度。
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