fpga 文章進(jìn)入 fpga技術(shù)社區(qū)

Lattice MXO2: 計(jì)時(shí)控制

Warning: file_get_contents(https://www.eetree.cn/wiki/_media/%E8%AE%A1%E6%97%B6%E5%99%A8%E6%A1%86%E5%9B%BE.png?w=800&tok=0acdce): failed to open stream: HTTP request failed! HTTP/1.1 403 Forbidden in /var/www/html/www.edw.com.cn/www/rootapp/controll
關(guān)鍵字：計(jì)時(shí)器 FPGA Lattice Diamond 小腳丫

Altera MAX10: 按鍵消抖

按鍵消抖在之前的實(shí)驗(yàn)中我們學(xué)習(xí)了如何用按鍵作為FPGA的輸入控制，在本實(shí)驗(yàn)中將學(xué)習(xí)如何進(jìn)行按鍵消抖，用按鍵完成更多的功能。====硬件說(shuō)明====按鍵是一種常用的電子開(kāi)關(guān)，電子設(shè)計(jì)中不可缺少的輸入設(shè)備。當(dāng)按下時(shí)使開(kāi)關(guān)導(dǎo)通，松開(kāi)時(shí)則開(kāi)關(guān)斷開(kāi)，內(nèi)部結(jié)構(gòu)是靠金屬?gòu)椘瑏?lái)實(shí)現(xiàn)通斷。按鍵抖動(dòng)的原理抖動(dòng)的產(chǎn)生：通常的按鍵所用的開(kāi)關(guān)為機(jī)械彈性開(kāi)關(guān)，當(dāng)機(jī)械觸點(diǎn)斷開(kāi)、閉合時(shí)，由于機(jī)械觸點(diǎn)的彈性作用，一個(gè)按鍵開(kāi)關(guān)在閉合時(shí)不會(huì)馬上穩(wěn)定地接通，在斷開(kāi)時(shí)也不會(huì)一下子斷開(kāi)。因而在閉合及斷開(kāi)的瞬間均伴隨有一連串的抖動(dòng)，為了不產(chǎn)生這種現(xiàn)
關(guān)鍵字：消抖 FPGA Lattice Diamond 小腳丫

Lattice MXO2: 按鍵消抖

按鍵消抖在之前的實(shí)驗(yàn)中我們學(xué)習(xí)了如何用按鍵作為FPGA的輸入控制，在本實(shí)驗(yàn)中將學(xué)習(xí)如何進(jìn)行按鍵消抖，用按鍵完成更多的功能。硬件說(shuō)明按鍵是一種常用的電子開(kāi)關(guān)，電子設(shè)計(jì)中不可缺少的輸入設(shè)備。當(dāng)按下時(shí)使開(kāi)關(guān)導(dǎo)通，松開(kāi)時(shí)則開(kāi)關(guān)斷開(kāi)，內(nèi)部結(jié)構(gòu)是靠金屬?gòu)椘瑏?lái)實(shí)現(xiàn)通斷。按鍵抖動(dòng)的原理抖動(dòng)的產(chǎn)生：通常的按鍵所用的開(kāi)關(guān)為機(jī)械彈性開(kāi)關(guān)，當(dāng)機(jī)械觸點(diǎn)斷開(kāi)、閉合時(shí)，由于機(jī)械觸點(diǎn)的彈性作用，一個(gè)按鍵開(kāi)關(guān)在閉合時(shí)不會(huì)馬上穩(wěn)定地接通，在斷開(kāi)時(shí)也不會(huì)一下子斷開(kāi)。因而在閉合及斷開(kāi)的瞬間均伴隨有一連串的抖動(dòng)，為了不產(chǎn)生這種現(xiàn)象而作的措施就是
關(guān)鍵字：消抖 FPGA Lattice Diamond 小腳丫

Altera MAX10: LED流水燈

在時(shí)鐘分頻實(shí)驗(yàn)中我們練習(xí)了如何處理時(shí)鐘，接下來(lái)我們要學(xué)習(xí)如何利用時(shí)鐘來(lái)完成時(shí)序邏輯。====硬件說(shuō)明====流水燈實(shí)現(xiàn)是很常見(jiàn)的一個(gè)實(shí)驗(yàn)，雖然邏輯比較簡(jiǎn)單，但是里面也包含了實(shí)現(xiàn)時(shí)序邏輯的基本思想。要用FPGA實(shí)現(xiàn)流水燈有很多種方法，在這里我們會(huì)用兩種不同的方法實(shí)現(xiàn)。1，模塊化設(shè)計(jì)：在之前的實(shí)驗(yàn)中我們做了3-8譯碼器和時(shí)鐘分頻，如果把這兩個(gè)結(jié)合起來(lái)，我們就能搭建一個(gè)自動(dòng)操作的流水LED顯示。框圖如下：2，循環(huán)賦值：這是一種很簡(jiǎn)潔的實(shí)現(xiàn)流水燈效果邏輯，就是定義一個(gè)8位的變量，在每個(gè)時(shí)鐘上升沿將最低位賦值給最高
關(guān)鍵字：流水燈 FPGA Lattice Diamond 小腳丫

Lattice MXO2: LED流水燈

在時(shí)鐘分頻實(shí)驗(yàn)中我們練習(xí)了如何處理時(shí)鐘，接下來(lái)我們要學(xué)習(xí)如何利用時(shí)鐘來(lái)完成時(shí)序邏輯。硬件說(shuō)明流水燈實(shí)現(xiàn)是很常見(jiàn)的一個(gè)實(shí)驗(yàn)，雖然邏輯比較簡(jiǎn)單，但是里面也包含了實(shí)現(xiàn)時(shí)序邏輯的基本思想。要用FPGA實(shí)現(xiàn)流水燈有很多種方法，在這里我們會(huì)用兩種不同的方法實(shí)現(xiàn)。1，模塊化設(shè)計(jì)：在之前的實(shí)驗(yàn)中我們做了3-8譯碼器和時(shí)鐘分頻，如果把這兩個(gè)結(jié)合起來(lái)，我們就能搭建一個(gè)自動(dòng)操作的流水LED顯示?？驁D如下：2，循環(huán)賦值：這是一種很簡(jiǎn)潔的實(shí)現(xiàn)流水燈效果邏輯，就是定義一個(gè)8位的變量，在每個(gè)時(shí)鐘上升沿將最低位賦值給最高位，其他位右移一
關(guān)鍵字：流水燈 FPGA Lattice Diamond 小腳丫

利用搭載全域硬2D NoC的FPGA器件去完美實(shí)現(xiàn)智能化所需的高帶寬低延遲計(jì)算

隨著大模型、高性能計(jì)算、量化交易和自動(dòng)駕駛等大數(shù)據(jù)量和低延遲計(jì)算場(chǎng)景不斷涌現(xiàn)，加速數(shù)據(jù)處理的需求日益增長(zhǎng)，對(duì)計(jì)算器件和硬件平臺(tái)提出的要求也越來(lái)越高。發(fā)揮核心器件內(nèi)部每一個(gè)計(jì)算單元的作用，以更大帶寬連接內(nèi)外部存儲(chǔ)和周邊計(jì)算以及網(wǎng)絡(luò)資源，已經(jīng)成為智能化技術(shù)的一個(gè)重要趨勢(shì)。這使得片上網(wǎng)絡(luò)（Network-on-Chip）這項(xiàng)已被提及多年，但工程上卻不容易實(shí)現(xiàn)的技術(shù)再次受到關(guān)注。作為一種被廣泛使用的硬件處理加速器，F(xiàn)PGA可以加速聯(lián)網(wǎng)、運(yùn)算和存儲(chǔ)，其優(yōu)點(diǎn)包括計(jì)算速度與ASIC相仿，也具備了高度的靈活性，能夠?yàn)閿?shù)據(jù)
關(guān)鍵字： 2D NoC FPGA

Altera MAX10: 時(shí)鐘分頻

時(shí)鐘分頻在之前的實(shí)驗(yàn)中我們已經(jīng)熟悉了小腳丫的各種外設(shè)，掌握了verilog的組合邏輯設(shè)計(jì)，接下來(lái)我們將學(xué)習(xí)時(shí)序邏輯的設(shè)計(jì)。====硬件說(shuō)明====時(shí)鐘信號(hào)的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現(xiàn)各種時(shí)鐘的分頻和倍頻設(shè)計(jì)，但是通過(guò)語(yǔ)言設(shè)計(jì)進(jìn)行時(shí)鐘分頻是最基本的訓(xùn)練，在對(duì)時(shí)鐘要求不高的設(shè)計(jì)時(shí)也能節(jié)省鎖相環(huán)資源。在本實(shí)驗(yàn)中我們將實(shí)現(xiàn)任意整數(shù)的分頻器，分頻的時(shí)鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對(duì)簡(jiǎn)單，比較容易理解。通
關(guān)鍵字：時(shí)序邏輯時(shí)鐘分頻 FPGA Lattice Diamond 小腳丫

Lattice MXO2: 時(shí)鐘分頻

時(shí)鐘分頻在之前的實(shí)驗(yàn)中我們已經(jīng)熟悉了小腳丫的各種外設(shè)，掌握了verilog的組合邏輯設(shè)計(jì)，接下來(lái)我們將學(xué)習(xí)時(shí)序邏輯的設(shè)計(jì)。硬件說(shuō)明時(shí)鐘信號(hào)的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現(xiàn)各種時(shí)鐘的分頻和倍頻設(shè)計(jì)，但是通過(guò)語(yǔ)言設(shè)計(jì)進(jìn)行時(shí)鐘分頻是最基本的訓(xùn)練，在對(duì)時(shí)鐘要求不高的設(shè)計(jì)時(shí)也能節(jié)省鎖相環(huán)資源。在本實(shí)驗(yàn)中我們將實(shí)現(xiàn)任意整數(shù)的分頻器，分頻的時(shí)鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對(duì)簡(jiǎn)單，比較容易理解。通過(guò)計(jì)數(shù)器計(jì)數(shù)是完
關(guān)鍵字：時(shí)序邏輯時(shí)鐘分頻 FPGA Lattice Diamond 小腳丫

Altera MAX10: 2位7段數(shù)碼管顯示

數(shù)碼管顯示本實(shí)驗(yàn)將會(huì)讓你熟悉小腳丫上最后一種有意思的外設(shè)七段數(shù)碼管。====硬件說(shuō)明====數(shù)碼管是工程設(shè)計(jì)中使用很廣的一種顯示輸出器件。一個(gè)7段數(shù)碼管（如果包括右下的小點(diǎn)可以認(rèn)為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的，控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽(yáng)極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽(yáng)極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號(hào)端低電平有效，而共陽(yáng)端接高電平有效。當(dāng)共陽(yáng)端接高電平時(shí)只要在各個(gè)位段上加上相應(yīng)的低電平
關(guān)鍵字：數(shù)碼管 FPGA Lattice Diamond 小腳丫

Lattice MXO2: 2位7段數(shù)碼管顯示

數(shù)碼管顯示本實(shí)驗(yàn)將會(huì)讓你熟悉小腳丫上最后一種有意思的外設(shè)七段數(shù)碼管。硬件說(shuō)明數(shù)碼管是工程設(shè)計(jì)中使用很廣的一種顯示輸出器件。一個(gè)7段數(shù)碼管（如果包括右下的小點(diǎn)可以認(rèn)為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的，控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽(yáng)極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽(yáng)極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號(hào)端低電平有效，而共陽(yáng)端接高電平有效。當(dāng)共陽(yáng)端接高電平時(shí)只要在各個(gè)位段上加上相應(yīng)的低電平信號(hào)就可以使相應(yīng)
關(guān)鍵字：數(shù)碼管顯示 FPGA Lattice Diamond 小腳丫

Altera MAX10: 3-8譯碼器

在這個(gè)實(shí)驗(yàn)里我們將學(xué)習(xí)如何用Verilog來(lái)實(shí)現(xiàn)組合邏輯。====硬件說(shuō)明====組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當(dāng)前狀態(tài)相關(guān)的邏輯電路，常見(jiàn)的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實(shí)驗(yàn)里以最常見(jiàn)的3-8譯碼器為例說(shuō)明如何用Verilog實(shí)現(xiàn)。3-8譯碼器的真值表如下：從前面的實(shí)驗(yàn)可以知道，當(dāng)FPGA輸出信號(hào)到LED為高電平時(shí)LED熄滅，反之LED變亮。同時(shí)我們可以以開(kāi)關(guān)的信號(hào)模擬3-8譯碼器的輸入，這樣控制開(kāi)關(guān)我們就能控制特定的LED變亮。====Verilog代碼=
關(guān)鍵字：組合邏輯 FPGA Lattice Diamond Verilog

Lattice MXO2: 3-8譯碼器

在這個(gè)實(shí)驗(yàn)里我們將學(xué)習(xí)如何用Verilog來(lái)實(shí)現(xiàn)組合邏輯。硬件說(shuō)明組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當(dāng)前狀態(tài)相關(guān)的邏輯電路，常見(jiàn)的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實(shí)驗(yàn)里以最常見(jiàn)的3-8譯碼器為例說(shuō)明如何用Verilog實(shí)現(xiàn)。3-8譯碼器的真值表如下：從前面的實(shí)驗(yàn)可以知道，當(dāng)FPGA輸出信號(hào)到LED為高電平時(shí)LED熄滅，反之LED變亮。同時(shí)我們可以以開(kāi)關(guān)的信號(hào)模擬3-8譯碼器的輸入，這樣控制開(kāi)關(guān)我們就能控制特定的LED變亮。Verilog代碼// *****
關(guān)鍵字：組合邏輯 FPGA Lattice Diamond Verilog

Altera MAX10: 點(diǎn)亮RGB三色燈

在這個(gè)實(shí)驗(yàn)里我們將學(xué)習(xí)控制小腳丫STEP-MAX10上的RGB三色LED的顯示，基本的原理和點(diǎn)亮LED是相似的。====硬件說(shuō)明====STEP-MXO2 V2開(kāi)發(fā)板上面有兩個(gè)三色LED，我們也可以用按鍵或者開(kāi)關(guān)控制三色LED的顯示。這是開(kāi)發(fā)板上的2個(gè)三色LED，采用的是共陽(yáng)極的設(shè)計(jì)，RGB三種信號(hào)分別連接到FPGA的引腳，作為FPGA輸出信號(hào)控制。當(dāng)FPGA輸出低電平時(shí)LED變亮，當(dāng)FPGA輸出高電平時(shí)LED熄滅，當(dāng)兩種或者三種顏色變亮?xí)r會(huì)混合出不同顏色，一共能產(chǎn)生8種顏色。====Verilog代碼=
關(guān)鍵字：三色RGBLED FPGA Lattice Diamond 小腳丫

Lattice MXO2: 點(diǎn)亮RGB三色燈

在這個(gè)實(shí)驗(yàn)里我們將學(xué)習(xí)控制小腳丫STEP-MXO2上的RGB三色LED的顯示，基本的原理和點(diǎn)亮LED是相似的。硬件說(shuō)明STEP-MXO2 V2開(kāi)發(fā)板上面有兩個(gè)三色LED，我們也可以用按鍵或者開(kāi)關(guān)控制三色LED的顯示。這是開(kāi)發(fā)板上的2個(gè)三色LED，采用的是共陽(yáng)極的設(shè)計(jì)，RGB三種信號(hào)分別連接到FPGA的引腳，作為FPGA輸出信號(hào)控制。當(dāng)FPGA輸出低電平時(shí)LED變亮，當(dāng)FPGA輸出高電平時(shí)LED熄滅，當(dāng)兩種或者三種顏色變亮?xí)r會(huì)混合出不同顏色，一共能產(chǎn)生8種顏色。Verilog代碼// ******
關(guān)鍵字：三色RGBLED FPGA Lattice Diamond 小腳丫

Altera MAX10: 點(diǎn)亮LED燈

恭喜你拿到我們的小腳丫開(kāi)發(fā)板，在這個(gè)系列教程里你將更深入學(xué)習(xí)FPGA的設(shè)計(jì)同時(shí)更深入了解我們的小腳丫。如果你還沒(méi)有開(kāi)始使用小腳丫，也可以從這里一步一步開(kāi)始你的可編程邏輯學(xué)習(xí)。請(qǐng)先準(zhǔn)備好軟硬件文檔，因?yàn)镕PGA的設(shè)計(jì)是和硬件息息相關(guān)，會(huì)經(jīng)常用到這些文檔。你還必須先安裝好Quartus Prime設(shè)計(jì)工具，這是用小腳丫STEP-MAX10必須用到的。硬件說(shuō)明STEP-MAX10開(kāi)發(fā)板雖然很小巧，上面也集成了不少外設(shè)，在本實(shí)驗(yàn)里我們就看看如何用FPGA控制簡(jiǎn)單外設(shè)，如何用按鍵或者開(kāi)關(guān)控制LED的亮和
關(guān)鍵字： LED FPGA Lattice Diamond 小腳丫