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使用時鐘周期約束的優(yōu)勢

  • 摘要：通過賽靈思ISE及工具行為方式深入了解TS_clk約束，在FPGA設(shè)計方案中獲得高效率時序收斂。
  • 關(guān)鍵字： 賽靈思  FPGA  201204  

基于FPGA和DDS的數(shù)控信號源的設(shè)計與實現(xiàn)

  • 摘要 以FPGA為核心，根據(jù)DDS原理設(shè)計數(shù)控信號源，采用VHDL語言實現(xiàn)各功能模塊。該信號源可輸出正弦渡、方波和三角波，輸出信號的頻率以數(shù)控方式調(diào)節(jié)，幅度連續(xù)可調(diào)。與傳統(tǒng)信號源相比，該信號源具有波形質(zhì)量好、精度
  • 關(guān)鍵字： 設(shè)計  實現(xiàn)  信號源  數(shù)控  FPGA  DDS  基于  

FPGA的學(xué)習(xí)及注意事項

  • 1 基礎(chǔ)問題FPGA的基礎(chǔ)就是數(shù)字電路和HDL語言，想學(xué)好FPGA的人，建議床頭都有一本數(shù)字電路的書，不管是哪個版本的，這個是基礎(chǔ)，多了解也有助于形成硬件設(shè)計的思想。 在語言方面，建議初學(xué)者學(xué)習(xí)Verilog語言，VHDL語言
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華為公司確認(rèn)萊迪思為“核心合作伙伴”

  • 　　美國俄勒岡州希爾斯波羅市- 2012年4月18日 - 萊迪思半導(dǎo)體公司(NASDAQ: LSCC)今日宣布電信網(wǎng)絡(luò)解決方案的全球領(lǐng)導(dǎo)者華為技術(shù)有限公司已確認(rèn)萊迪思為“2011年核心合作伙伴”。華為表彰萊迪思的質(zhì)量、交貨、技術(shù)合作和服務(wù)是確認(rèn)萊迪思為核心合作伙伴的主要原因。特別是，華為已經(jīng)注意到萊迪思的設(shè)計支持和服務(wù)在供應(yīng)商之中是最好的。 　　在中國深圳舉行的華為2011年度核心合作伙伴會議上，確認(rèn)萊迪思為核心合作伙伴。在這個活動中，華為公司授予獎項的一些公司是從一千多個供應(yīng)商
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賽靈思首批封裝收發(fā)器Virtex-7 X690T FPGA開始發(fā)貨

  • 全球可編程平臺領(lǐng)導(dǎo)廠商賽靈思公司 (Xilinx, Inc. (NASDAQ:XLNX) )日前宣布Virtex?-7 X690T FPGA開始發(fā)貨，該器件將業(yè)界最可靠的高速串行收發(fā)器、最高系統(tǒng)帶寬和面向市場優(yōu)化的 FPGA 資源完美結(jié)合在一起。Virtex-7 X690T FPGA，是7 系列產(chǎn)品中首款可滿足先進高性能有線通信應(yīng)用對低功耗、單芯片解決方案需求的器件。該系列器件可支持快速、可擴展、易于實現(xiàn)的芯片間串行接口;穩(wěn)健可靠的 10GBASE-KR 背板(不僅支持下一代通信系統(tǒng)各種不同的板間距，而且
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基于FPGA的CAN總線通信節(jié)點設(shè)計

  • 基于FPGA的CAN總線通信節(jié)點設(shè)計,摘要：以FPGA代替?zhèn)鹘y(tǒng)的單片機和外圍擴展芯片，給出了CAN總線通信節(jié)點的詳細設(shè)計方案。其中以SJA1000為CAN總線控制器、FPGA為主控制器，設(shè)計實現(xiàn)通信節(jié)點的硬件接口電路?；趯AN總線控制器的功能分析，并應(yīng)用Veri
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基于DSPBuilder的FIR濾波器的系統(tǒng)設(shè)計

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
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基于Linux平臺下的FPGA的ARM驅(qū)動開發(fā)方法

  • 基于Linux平臺下的FPGA的ARM驅(qū)動開發(fā)方法,Linux操作系統(tǒng)的全稱是GNU／Linux，它是由GNU工程和Linux內(nèi)核兩個部分共同組成的一個操作系統(tǒng)。該系統(tǒng)中所有組件的源代碼都是自由的，可以有效保護學(xué)習(xí)成果，因而在嵌入式領(lǐng)域得到了廣泛的應(yīng)用。

    FPGA是英文Field
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HDLC的FPGA實現(xiàn)方法

  • 　1 引言　　HDLC（High-level Data Link Control Procedures, 高級數(shù)據(jù)鏈路控制規(guī)程）廣泛應(yīng)用于數(shù)據(jù)通信領(lǐng)域，是確保數(shù)據(jù)信息可靠互通的重要技術(shù)。實施HDLC的一般方法通常是采用ASIC（Application Specific Integr
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FPGA平臺架構(gòu)用于復(fù)雜嵌入式系統(tǒng)

  • 設(shè)計嵌入系統(tǒng)的主要挑戰(zhàn)來自于需要同時優(yōu)化眾多設(shè)計因素。這些需要優(yōu)化的設(shè)計因素包括單位成本、NRE（不可回收工程）成本、功率、尺寸、性能、靈活性、原型制造時間、產(chǎn)品上市時間、產(chǎn)品在市場生存時間、可維護性、可
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醫(yī)療電子平臺選擇：FPGA、ARM、DSP還是GPU？

  • 醫(yī)療電子平臺選擇：FPGA、ARM、DSP還是GPU？,“邁瑞對于處理器平臺的選擇有兩個看似矛盾的原則：lsquo;多rsquo;和lsquo;少rsquo;。其中l(wèi)squo;多rsquo;是指多樣性，我們知道無論是DSP、ARM、X86還是FPGA、GPU，每個平臺都有各自的優(yōu)點和缺陷，因此在設(shè)
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Synopsys新版Synplify FPGA綜合軟件提高基于FPGA原型驗證的效能

  • 全球領(lǐng)先的電子器件和系統(tǒng)設(shè)計、驗證和制造軟件及知識產(chǎn)權(quán)（IP）供應(yīng)商新思科技公司日前宣布：推出其最新版的Synplify Pro? 和Synplify? Premier 現(xiàn)場可編程門陣列（FPGA）綜合工具。Synplify 2012.03產(chǎn)品包括改進的綜合算法，它將運行時間提速最高達30%。此外，Synplify Premier軟件通過一種新的容錯并繼續(xù)功能而得到增強，以滿足FPGA設(shè)計師對快速周轉(zhuǎn)時間的需求；該軟件能使設(shè)計師在最后的硬件描述語言（HDL）編譯環(huán)節(jié)生成一份報告，并修正所有源自丟失或不正
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Altera發(fā)布了基于FPGA的視頻分析解決方案

  • 進一步延續(xù)其在基于FPGA的視頻監(jiān)控解決方案上的領(lǐng)先優(yōu)勢，Altera公司 (NASDAQ: ALTR)日前發(fā)布了面向監(jiān)控系統(tǒng)數(shù)字視頻錄像機(DVR)和網(wǎng)絡(luò)視頻錄像機(NVR)的四通道標(biāo)準(zhǔn)清晰度(SD)視頻分析解決方案。與Eutecus公司聯(lián)合開發(fā)，Altera最新的視頻分析解決方案支持用戶使用一片F(xiàn)PGA同時分析四路D1 480p/30fps (每秒幀數(shù))視頻通道。用戶可以在現(xiàn)有SD監(jiān)控投入上迅速高效的增加功能，不需要購買集成了分析功能的新攝像機。
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Altera的FPGA OpenCL計劃大幅度縮短客戶開發(fā)時間

  • Altera公司(Nasdaq: ALTR)日前宣布，goHDR作為FPGA OpenCL計劃的早期試用客戶，通過Altera的FPGA OpenCL計劃，大幅度縮短了開發(fā)時間，顯著提高了性能。與Altera密切合作，goHDR將其專用C代碼導(dǎo)入到OpenCL標(biāo)準(zhǔn)中，不到一星期的時間便在FPGA中實現(xiàn)了這些代碼——使用傳統(tǒng)的HDL流程，這一過程一般需要3到6個月的時間。
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用FPGA實現(xiàn)WCDMA下行擾碼

  • 1 概述在WCDMA中，加擾就是用一個偽隨機碼序列對擴頻碼進行相乘，對信號進行加密。上行鏈路物理信道加擾的作用是區(qū)分用戶，下行鏈路加擾可以區(qū)分小區(qū)和信道。WCDMA采用Gold碼作為擴頻序列的擾碼。Gold由兩個M序列相
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