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EEPW首頁(yè) >> 主題列表 >> 位同步時(shí)鐘

基于FPGA的提取位同步時(shí)鐘DPLL設(shè)計(jì)

  • 在數(shù)字通信系統(tǒng)中，同步技術(shù)是非常重要的，而位同步是最基本的同步。位同步時(shí)鐘信號(hào)不僅用于監(jiān)測(cè)輸入碼元信號(hào)，確保收發(fā)同步，而且在獲取幀同步及對(duì)接收的數(shù)字碼元進(jìn)行各種處理的過(guò)程中也為系統(tǒng)提供了一個(gè)基準(zhǔn)
  • 關(guān)鍵字： FPGA  DPLL  位同步時(shí)鐘    

一種快速位同步時(shí)鐘提取方案及實(shí)現(xiàn)

  • 本文比較了兩種常用位同步提取電路的優(yōu)缺點(diǎn)，在此基礎(chǔ)上提出了一種基于CPLD/FPGA、用于數(shù)字通信系統(tǒng)的新型快速位同步方案。此方案借助Altera的設(shè)計(jì)工具設(shè)計(jì)了位同步提取電路，并利用FPGA予以實(shí)現(xiàn)，同時(shí)給出了該電路的仿真試驗(yàn)波形圖。
  • 關(guān)鍵字： 位同步時(shí)鐘  方案    
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位同步時(shí)鐘介紹

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