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EEPW首頁 >> 主題列表 >> 層疊

基于FPGA的可層疊組合式SoC原型系統(tǒng)設(shè)計

  • 為解決單片F(xiàn)PGA無法滿足復(fù)雜SoC原型驗證所需邏輯資源的問題，設(shè)計了一種可層疊組合式超大規(guī)模SoC驗證系統(tǒng)。該系統(tǒng)采用了模塊化設(shè)計，通過互補連接器和JTAG控制電路，支持最多5個原型模塊的層疊組合,最多可提供2 500萬門邏輯資源。經(jīng)本系統(tǒng)驗證的地面數(shù)字電視多媒體廣播基帶調(diào)制芯片(BHDTMBT1006)已成功流片。
  • 關(guān)鍵字： FPGA  SoC  層疊  組合式    

基于A/D轉(zhuǎn)換器IC層疊并聯(lián)實現(xiàn)通道倍擴展

  • 介紹了一種不增加A/D轉(zhuǎn)換單元電路板面積卻能加倍擴展模擬輸入通道數(shù)量的創(chuàng)新設(shè)計方法―IC(集成電路)層疊并聯(lián)。相關(guān)技術(shù)獲中國國家專利。本文給出了以MCS-51和ADC0804接口為典型的硬件、軟件設(shè)計實例。
  • 關(guān)鍵字： 轉(zhuǎn)換器  層疊  并聯(lián)    
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