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FPGA動(dòng)態(tài)部分重構(gòu)功能設(shè)計(jì)中的模塊化設(shè)計(jì)方法

介紹了Xilinx FPGA的配置原理和FPGA模塊化設(shè)計(jì)流程以及劃分重構(gòu)模塊的原則。通過一個(gè)實(shí)例介紹了采用模塊化設(shè)計(jì)方法實(shí)現(xiàn)Virtex-E FPGA動(dòng)態(tài)部分重構(gòu)的過程，能使重構(gòu)模塊在系統(tǒng)運(yùn)行時(shí)改變其邏輯功能，而固定模塊邏輯功能不中斷，同時(shí)器件的重構(gòu)時(shí)間大大減少。w
關(guān)鍵字：模塊化設(shè)計(jì) 部分重構(gòu) 數(shù)字邏輯

　　數(shù)字邏輯已經(jīng)成為當(dāng)今所有電子電路的核心，無論是FPGA、微控制器、微處理器還是分立邏輯。數(shù)字系統(tǒng)采用必須互連在一起以執(zhí)行所需功能的眾多組件。確保此類數(shù)字系統(tǒng)正常運(yùn)行的要素是實(shí)現(xiàn)所有數(shù)字組件之間通信以及在其之間建立同步的時(shí)鐘信號(hào)。因此，我們始終需要一種源頭來生成這種時(shí)鐘信號(hào)。　　信號(hào)源采用振蕩器的形式。雖然當(dāng)今大多數(shù)微控制器具有集成RC振蕩器，但是這種內(nèi)部RC振蕩器生成的時(shí)鐘質(zhì)量往往不足以支持與系統(tǒng)中其它模塊通信所需要的精度。因此，需要采用能夠?yàn)檎麄€(gè)系統(tǒng)提供時(shí)鐘信號(hào)并且滿足對(duì)精度、信號(hào)完整性與穩(wěn)定性
關(guān)鍵字：數(shù)字邏輯振蕩器時(shí)鐘

數(shù)字系統(tǒng)的設(shè)計(jì)人員擅長(zhǎng)在其印制電路板上用FPGA和CPLD將各種處理器、存儲(chǔ)器和標(biāo)準(zhǔn)的功能元件粘合在一起來實(shí)現(xiàn)數(shù)字設(shè)計(jì)。除了這些數(shù)字功能之外，F(xiàn)PGA和CPLD還可以使用LVDS輸入、簡(jiǎn)單的電阻電容(RC)電路和一些FPGA或CP
關(guān)鍵字： FPGA CPLD ADC 數(shù)字邏輯

　　美國(guó)國(guó)家儀器有限公司(National Instruments，簡(jiǎn)稱NI)近日宣布推出新款電子學(xué)習(xí)設(shè)備，為高中、大學(xué)和職業(yè)學(xué)校的學(xué)生提供數(shù)字邏輯和FPGA技術(shù)方面的實(shí)際動(dòng)手經(jīng)驗(yàn)。 NI教學(xué)實(shí)驗(yàn)室虛擬儀器套件(NI ELVIS) II和NI ELVIS II+教育設(shè)計(jì)與原型平臺(tái)，集成了NI FPGA數(shù)字電路板，從而將模擬和數(shù)字設(shè)計(jì)教學(xué)集成到一個(gè)高性價(jià)比、易于使用的平臺(tái)中。如果將該FPGA數(shù)字電路板與NI ELVIS結(jié)合在一起，那么教授模擬電子和數(shù)字電子概念時(shí)，就不再需要各種獨(dú)立臺(tái)式儀器，從而節(jié)省了教學(xué)的
關(guān)鍵字： NI FPGA 數(shù)字邏輯