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數(shù)字邏輯電路 文章 進入數(shù)字邏輯電路技術社區(qū)

為什么rs觸發(fā)器可以消除機械抖動

  • RS觸發(fā)器可以消除機械抖動的原因是它具有鎖存的功能,可以穩(wěn)定輸入信號的狀態(tài)。機械抖動是指接觸或按下開關等機械裝置時,因為機械元件的震動或不穩(wěn)定造成的短期的信號變化。RS觸發(fā)器是一種基本的數(shù)字邏輯電路,它由兩個輸入(R和S)和兩個輸出(Q和Q‘)組成。R和S分別代表復位(Reset)和置位(Set)信號。當R和S都是邏輯低電平時,RS觸發(fā)器會保持上一個狀態(tài)不變。當R和S都是邏輯高電平時,RS觸發(fā)器會進入禁止狀態(tài)。而當R為邏輯低電平,S為邏輯高電平時,輸出Q會被置為高電平(或邏輯“1”),輸出Q’會被置為低電
  • 關鍵字: RS觸發(fā)器  機械抖動  數(shù)字邏輯電路  

Verilog HDL基礎之:程序基本結構

  • Verilog HDL是一種用于數(shù)字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言,也是一種結構描述的語言。也就是說,既可以用電路的功能描述,也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。
  • 關鍵字: VerilogHDL  數(shù)字邏輯電路  華清遠見  

Verilog HDL基礎之:組合邏輯電路的實現(xiàn)(原創(chuàng))

  • Verilog HDL基礎之:組合邏輯電路的實現(xiàn)。數(shù)字邏輯電路分為兩種,分別是組合邏輯與時序邏輯。組合邏輯:輸出只是當前輸入邏輯電平的函數(shù)(有延時),與電路的原始狀態(tài)無關的邏輯電路。時序邏輯:輸出不只是當前輸入的邏輯電平的函數(shù),還與電路目前所處的狀態(tài)有關。
  • 關鍵字: VerilogHDL  華清遠見  數(shù)字邏輯電路  

力源產(chǎn)品目錄--數(shù)字邏輯電路

如何看懂數(shù)字邏輯電路

  • 數(shù)字電子電路中的后起之秀是數(shù)字邏輯電路。把它叫做數(shù)字電路是因為電路中傳遞的雖然也是脈沖,但這些脈沖是用來表示二進制數(shù)碼的,例如用高電平表示“ 1 ”,低電平表示“ 0 ”。聲音圖像文字等信息經(jīng)過數(shù)字化處理后
  • 關鍵字: 數(shù)字邏輯電路    

Altera在中國成立第66家聯(lián)合實驗室和培訓中心

  •   Altera公司今天宣布,在北京大學軟件與微電子學院無錫產(chǎn)學院成立新的聯(lián)合實驗室 (EDA/SOPC)。這是Altera與中國大學一起建立的第66家聯(lián)合實驗室和培訓中心。作為Altera全球大學計劃的一部分,該聯(lián)合實驗室配備了最新的Altera? Quartus? II設計軟件和40套Altera DE2-70開發(fā)套件,以幫助教師指導學生進行實踐練習。   學院將利用聯(lián)合實驗室完成相關課程的培訓,包括數(shù)字邏輯電路、HDL語言、計算機原理、電視原理以及Altera FPGA開發(fā)環(huán)境下的
  • 關鍵字: Altera  Quartus  數(shù)字邏輯電路  HDL語言  FPGA  
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