時(shí)鐘控制技術(shù) 文章 進(jìn)入時(shí)鐘控制技術(shù)技術(shù)社區(qū)

利用直接時(shí)鐘控制技術(shù)實(shí)現(xiàn)存儲(chǔ)器接口數(shù)據(jù)采集

• 提要 　　本應(yīng)用指南介紹了在 VirtexTM-4 器件中實(shí)現(xiàn)存儲(chǔ)器接口的直接時(shí)鐘控制數(shù)據(jù)采集技術(shù)。直接時(shí)鐘控制方案利用了 Virtex-4 系列所獨(dú)有的某些架構(gòu)特性（例如，每個(gè) I/O 模塊 (IOB) 中均具備一個(gè) 64-tap 的絕對(duì)延遲線(xiàn)）。 　　簡(jiǎn)介 　　大多數(shù)存儲(chǔ)器接口都是源同步接口，從外部存儲(chǔ)器器件傳出的數(shù)據(jù)和時(shí)鐘/ 選通脈沖是邊沿對(duì)齊的。在 Virtex-4 器件采集這一數(shù)據(jù)，需要延遲時(shí)鐘/ 選通脈沖或數(shù)據(jù)。利用直接時(shí)鐘控制技術(shù)，數(shù)據(jù)經(jīng)延遲，并與內(nèi)部 FPGA 時(shí)鐘實(shí)現(xiàn)中心對(duì)齊。在這
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