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X光安檢機控制信號時鐘提取的設(shè)計與實現(xiàn)

• 針對X光安檢機系統(tǒng)控制信號傳輸中采用傳統(tǒng)串行通信方式所存在的問題，提出一種利用數(shù)字鎖相環(huán)技術(shù)實現(xiàn)串行數(shù)據(jù)時鐘提取的硬件解決方案。該設(shè)計基于FPGA進(jìn)行開發(fā)，并針對安檢機中串行控制數(shù)據(jù)傳輸?shù)臄?shù)字鎖相環(huán)進(jìn)行研究，設(shè)計了適用于FPGA的串行時鐘提取系統(tǒng)，最終采用Verilog語言實現(xiàn)。該設(shè)計經(jīng)過安檢機系統(tǒng)的硬件平臺實際測試，最終經(jīng)過Signal TapⅡ讀取實時數(shù)據(jù)進(jìn)行驗證，可以論證該方案的時鐘捕捉周期短，捕捉精度也滿足安檢機系統(tǒng)要求，從而實現(xiàn)了安檢機系統(tǒng)數(shù)字控制信號的單線路傳輸，有效地提高傳輸?shù)目煽啃浴?br
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