時鐘文章進入時鐘技術社區(qū)

Silicon Labs推出業(yè)界最低抖動的時鐘系列產(chǎn)品

　　高性能模擬與混合信號IC領導廠商Silicon Labs(芯科實驗室有限公司)今日宣布針對高速網(wǎng)絡、通信和數(shù)據(jù)中心等當今互聯(lián)網(wǎng)基礎設施的根基，推出業(yè)界最高頻率靈活性和領先抖動性能的時鐘解決方案。Silicon Labs的新一代Si534x“片上時鐘樹“系列產(chǎn)品包括高性能時鐘發(fā)生器和高集成度Multi-PLL抖動衰減器。這些單芯片、超低抖動時鐘芯片整合了時鐘合成與抖動衰減功能，設計旨在減少光傳輸網(wǎng)絡、無線基礎設施、寬帶接入/匯聚、電信級以太網(wǎng)、測試和測量以及企業(yè)和數(shù)據(jù)中心設備(包
關鍵字： Silicon Labs Multi-PLL 時鐘

高速PCB設計中的時序分析及仿真策略解析

　　在網(wǎng)絡通訊領域，ATM交換機、核心路由器、千兆以太網(wǎng)以及各種網(wǎng)關設備中，系統(tǒng)數(shù)據(jù)速率、時鐘速率不斷提高，相應處理器的工作頻率也越來越高;數(shù)據(jù)、語音、圖像的傳輸速度已經(jīng)遠遠高于500Mbps，數(shù)百兆乃至數(shù)吉的背板也越來越普遍。數(shù)字系統(tǒng)速度的提高意味著信號的升降時間盡可能短，由數(shù)字信號頻率和邊沿速率提高而產(chǎn)生的一系列高速設計問題也變得越來越突出。當信號的互連延遲大于邊沿信號翻轉(zhuǎn)時間的20%時，板上的信號導線就會呈現(xiàn)出傳輸線效應，這樣的設計就成為高速設計。高速問題的出現(xiàn)給硬件設計帶來了更大的挑戰(zhàn)，有許多從邏
關鍵字： PCB 時鐘時序

如何優(yōu)化PCIe 應用中的時鐘分配

　　PCI Express® (PCIe®) 是一項業(yè)界領先的標準輸入/輸出 (I/O) 技術，是服務器、個人電腦以及其它應用中最常用的 I/O 接口之一。該標準多年來不斷發(fā)展，以適應更高的數(shù)據(jù)速率(見表 1)。第 3 代 PCIe 引入了全新的編碼方案，其可在不增加數(shù)據(jù)速率一倍的情況下，將數(shù)據(jù)吞吐量提升一倍。PCI-SIG 近期宣布推出的第 4 代 PCIe 具有 16 G 每秒傳輸 (GT/s) 的比特率。第 4 代的規(guī)范預計將在 2014 或 2015 年發(fā)布。表 1：各代
關鍵字： PCI Express 時鐘 RefClk

解析UC/OS-II時鐘中斷技術

　　時鐘節(jié)拍是特定的周期性中斷。這個中斷可以看作是系統(tǒng)心臟的脈動。中斷之間的時間間隔取決于不同的應用，一般在10mS到200mS之間。時鐘的節(jié)拍式中斷使得內(nèi)核可以將任務延時若干個整數(shù)時鐘節(jié)拍，以及當任務等待事件發(fā)生時，提供等待超時的依據(jù)。時鐘節(jié)拍率越快，系統(tǒng)的額外開銷就越大。　　1、系統(tǒng)中斷與時鐘節(jié)拍　　1.1、系統(tǒng)中斷　　中斷是一種硬件機制，用于通知CPU有個異步事件發(fā)生了。中斷一旦被系統(tǒng)識別，CPU則保存部分(或全部)現(xiàn)場(context)，即部分(或全部)寄存器的值，跳轉(zhuǎn)到專門的子程序
關鍵字： UC/OS-II 時鐘中斷機制

盤點振蕩器生成精確時鐘源的幾種設計方案

　　數(shù)字邏輯已經(jīng)成為當今所有電子電路的核心，無論是FPGA、微控制器、微處理器還是分立邏輯。數(shù)字系統(tǒng)采用必須互連在一起以執(zhí)行所需功能的眾多組件。確保此類數(shù)字系統(tǒng)正常運行的要素是實現(xiàn)所有數(shù)字組件之間通信以及在其之間建立同步的時鐘信號。因此，我們始終需要一種源頭來生成這種時鐘信號。　　信號源采用振蕩器的形式。雖然當今大多數(shù)微控制器具有集成RC振蕩器，但是這種內(nèi)部RC振蕩器生成的時鐘質(zhì)量往往不足以支持與系統(tǒng)中其它模塊通信所需要的精度。因此，需要采用能夠為整個系統(tǒng)提供時鐘信號并且滿足對精度、信號完整性與穩(wěn)定性
關鍵字：數(shù)字邏輯振蕩器時鐘

三種調(diào)整單片機時鐘精度的解決方案

單片機應用中，常常會遇到這種情況，在用單片機制作電子鐘或要求根據(jù)時鐘啟控的控制系統(tǒng)時，會突然發(fā)現(xiàn)當初校準了的電子時鐘的時間竟然變快或是變慢了。于是，嘗試用各種方法來調(diào)整它的走時精度，但是最終的效果還是不盡人意，只好每過一段時間手動調(diào)整一次。那么，是否可使時鐘走時更精確些呢?現(xiàn)探討如下：一、誤差原因分析 1.單片機電子時鐘的計時脈沖基準，是由外部晶振的頻率經(jīng)過12分頻后提供的，采用內(nèi)部的定時，計數(shù)器來實現(xiàn)計時功能。所以，外接晶振頻率的精確度直接影響電子鐘計時的準確性。 2.單片機電子時鐘利用內(nèi)部
關鍵字：單片機時鐘

一個基于MCU內(nèi)核的時鐘系統(tǒng)設計

摘要：介紹了一個基于MCU內(nèi)核的時鐘系統(tǒng)的設計，給出了其電路結(jié)構并詳細地分析了系統(tǒng)的工作原理。該系統(tǒng)能生成兩相不重疊時鐘，利用靜態(tài)鎖存器保存動態(tài)信息，提供三種電源管理方式以適應低功耗應用。在上華(CSMC)0.6μm工藝庫下，利用Cadence EDA工具對電路進行了仿真，仿真結(jié)果驗證了設計的準確性。關鍵詞：微控制器時鐘系統(tǒng) 兩相不重疊時鐘時鐘系統(tǒng)是微控制器(MCU)的一個重要部分，它產(chǎn)生的時鐘信號要貫穿整個芯片。時鐘系統(tǒng)設計得好壞關系到芯片能否正常工作。
關鍵字： MCU 時鐘

淺談邏輯分析儀原理及應用

邏輯分析儀是利用時鐘從測試設備上采集和顯示數(shù)字信號的儀器，最主要作用在于時序判定。由于邏輯分析儀不...
關鍵字：邏輯分析儀時鐘數(shù)字信號

低功耗8-bit 200MSPS時間交織流水線ADC

摘要：本文介紹了一款低功耗8位200MSPS的模數(shù)轉(zhuǎn)換器。ADC是由時間交織和逐級遞減技術來實現(xiàn)低功耗的。流水級和放大器的設計保證了低電流下滿足工藝、電壓、溫度(PVT)變化。本ADC采用0.35μm 雙層多晶硅柵三層金屬的CMOS工藝，在200MHz采樣頻率和41MHz輸入信號頻率下達到47.7dB的SNDR。
關鍵字： ADC 放大器無線通信流水線時鐘 201312

STM32再學習——時鐘初始化

STM32F系列微處理器，或者說是Cortex-M3內(nèi)核的MCU內(nèi)，都集成了一個叫PLL的東西。PLL就是鎖相回路或鎖相環(huán)(Phase Locked Loop)，用來統(tǒng)一整合時脈訊號，使內(nèi)存能正確的存取資料。PLL用于振蕩器中的反饋技術，將外部的輸入信號與內(nèi)部的振蕩信號同步,鎖相環(huán)路的基本方框圖如下圖所示。一句話，PLL用來控制STM32F的時鐘頻率的?？偠灾?，STM32F系列MCU使用了這個東西，而我們在MCU上電之后，也就要對其正確的初始化，這樣，我們才能得到我們需要的時鐘配置。
關鍵字：微處理器 STM32F PLL MCU 時鐘

無需外部信號發(fā)生器、時鐘或微型控制器就可實現(xiàn)準確的 PWM LED

LED調(diào)光能以兩種方式進行：模擬調(diào)光和脈沖寬度調(diào)制(PWM)調(diào)光。模擬調(diào)光簡單地調(diào)節(jié)LED串的DC電流，以改變...
關鍵字：信號發(fā)生器時鐘微型控制器

FPGA設計經(jīng)驗談

從大學時代第一次接觸FPGA至今已有10多年的時間。至今記得當初第一次在EDA實驗平臺上完成數(shù)字秒表，搶答器，密碼鎖等實驗時，那個興奮勁。當時由于沒有接觸到HDL硬件描述語言，設計都是在MAX+plus II原理圖環(huán)境下用74系列邏輯器件搭建起來的。
關鍵字： FPGA EDA VHDL Verilog 時鐘 IP核

FPGA設計小Tips：如何正確使用FPGA的時鐘資源

把握DCM、PLL、PMCD和MMCM知識是穩(wěn)健可靠的時鐘設計策略的基礎。賽靈思在其FPGA中提供了豐富的時鐘資源，大多數(shù)設計人員在他們的FPGA設計中或多或少都會用到。不過對FPGA設計新手來說，什么時候用DCM、PLL、PMCD和MM
關鍵字： FPGA Tips 時鐘資源

針對高速串行接口設計的高效時鐘解決方案

數(shù)字系統(tǒng)的設計師們面臨著許多新的挑戰(zhàn)，例如使用采用了串行器/解串器（SERDES）技術的高速串行接口來取代傳統(tǒng)的...
關鍵字：高速串行接口時鐘 SERDES接口

2B-3E恒溫晶振對TD-SCDMA時鐘性能影響分析

TD-SCDMA系統(tǒng)時鐘指標TD-SCDMA基站的時間同步需求描述見技術規(guī)范3GPPTR25.836，要求提供NodeB的物理層...
關鍵字：恒溫晶振 TD-SCDMA 時鐘

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時鐘介紹

時鐘的概念多用于數(shù)字語音交換機，因為數(shù)字交換對于以時隙為單位的交換單位而言，其時間性的重要程度非常高。為保證交換機的正常工作，每套交換系統(tǒng)都必須配置精度極高的時鐘發(fā)生器，用于交換系統(tǒng)內(nèi)部工作。系統(tǒng)內(nèi)部的時鐘一般稱為內(nèi)時鐘。如果兩套交換系統(tǒng)協(xié)調(diào)工作，那么必須要在兩套系統(tǒng)之家，也就是兩個內(nèi)時鐘之間進行協(xié)調(diào)，保證兩個時鐘同步工作，這就是時鐘同步，對于每套系統(tǒng)的內(nèi)時鐘而言，另一套系統(tǒng)的內(nèi)時鐘即為外時鐘 [ 查看詳細 ]