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EEPW首頁 >> 主題列表 >> 流水線相位累加器

基于FPGA的流水線結(jié)構(gòu)DDS多功能信號發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)

  • 在應(yīng)用FPGA進(jìn)行DDS系統(tǒng)設(shè)計(jì)過程中，選擇芯片的運(yùn)行速度優(yōu)化和資源利用優(yōu)化常常是相互矛盾的，從發(fā)展趨勢和運(yùn)算要求看，系統(tǒng)速度指標(biāo)的意義比面積指標(biāo)更趨重要?；诖?，介紹了一種流水線結(jié)構(gòu)來優(yōu)化傳統(tǒng)的相位累加器，在QuartusⅡ開發(fā)環(huán)境下搭建系統(tǒng)模型、仿真及下載，并采用嵌入式邏輯分析儀分析和驗(yàn)證了實(shí)驗(yàn)結(jié)果。該系統(tǒng)可以完成多位頻率控制字的累加，能夠產(chǎn)生正弦波、方波和三角波，具有良好的實(shí)時(shí)性。
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流水線相位累加器介紹

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