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電路優(yōu)化設計 文章 進入電路優(yōu)化設計技術社區(qū)

基于FPGA的VHDL語言電路優(yōu)化設計

  • 在VHDL語言電路優(yōu)化設計當中，優(yōu)化問題主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化是指CPLD／FPGA的資源利用率優(yōu)化，即用盡可能少的片內資源實現(xiàn)更多電路功能；速度優(yōu)化是指設計系統(tǒng)滿足一定的速度要求。
  • 關鍵字： 電路優(yōu)化設計  VHDL  FPGA  

基于OrCAD/PSpice9的電路優(yōu)化設計

  • OrCAD是由美國ORCAD公司于八十年代末推出的EDA軟件，每天都會有百萬計的電子工程師、PCB設計師在使用。它...
  • 關鍵字： OrCAD  PSpice9  電路優(yōu)化設計  

基于CPLD/FPGA的VHDL語言電路優(yōu)化設計

共3條 1/1 1

電路優(yōu)化設計介紹

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