首頁　 資訊　 商機 　 下載　 拆解 　 高校　 招聘 　 雜志　 會展　 EETV　 百科 　 問答　 電路圖　 工程師手冊 　 Datasheet　 100例 　 活動中心　 E周刊閱讀 　 樣片申請
EEPW首頁 >> 主題列表 >> 硬件描述

Verilog門電平模型化

VHDL設計電路優(yōu)化問題

  • 近年來，隨著集成電路技術和EDA技術的不斷發(fā)展，集設計、模擬、綜合和測試功能為一體的VHDL語言，已作為IEEE標準化的硬件描述語言。因此，對VHDL設計中簡化電路結(jié)構(gòu)，優(yōu)化電路設計的問題進行深入探討，很有必要。
  • 關鍵字： 電路優(yōu)化  VHDL  硬件描述  
共2條 1/1 1

硬件描述介紹

您好，目前還沒有人創(chuàng)建詞條硬件描述!
歡迎您創(chuàng)建該詞條，闡述對硬件描述的理解，并與今后在此搜索硬件描述的朋友們分享。    創(chuàng)建詞條

熱門主題

樹莓派    linux   
關于我們 - 廣告服務 - 企業(yè)會員服務 - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權所有 北京東曉國際技術信息咨詢有限公司
備案 京ICP備12027778號-2 北京市公安局備案：1101082052    京公網(wǎng)安備11010802012473