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EEPW首頁 >> 主題列表 >> 結(jié)構(gòu)化設(shè)計

基于VHDL的HDB3編碼器設(shè)計

  • 利用四進(jìn)程和結(jié)構(gòu)化設(shè)計兩種不同的VHDL程序設(shè)計方法，對HDB3編碼器進(jìn)行了設(shè)計、實現(xiàn)和功能分析。設(shè)計的兩種編碼器在Quartus Ⅱ7．2中進(jìn)行了功能分析，并且下載到EP2C5T144C6中實現(xiàn)了HDB3編碼轉(zhuǎn)換功能。分析與實驗結(jié)果表明，所設(shè)計的兩種HDB3編碼器，具有好的編碼功能。其中，結(jié)構(gòu)化設(shè)計的HDB3編碼器對FPGA邏輯單元、寄存器的占用分別減少了18．5％和14．8％，具有較好的資源利用特性。
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匯編語言的結(jié)構(gòu)化設(shè)計及其在俄羅斯方塊中的應(yīng)用

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結(jié)構(gòu)化設(shè)計介紹

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