設(shè)計與仿真 文章 進入設(shè)計與仿真技術(shù)社區(qū)
基于VHDL的QPSK調(diào)制解調(diào)系統(tǒng)設(shè)計與仿真
- 文中詳細介紹了QPSK技術(shù)的工作原理和QPSK調(diào)制、解調(diào)的系統(tǒng)設(shè)計方案，并通過VHDL語言編寫調(diào)制解調(diào)程序和QuaitusII軟件建模對程序進行仿真，通過引腳鎖定，下載程序到FPGA芯片EP1K30TC144-3中驗證。軟件仿真和硬件驗證結(jié)果表明了該設(shè)計的正確性和可行性，由于采用FPGA芯片，減小了硬件設(shè)計的復(fù)雜性，該設(shè)計具有便于移植維護和升級的特點。
- 關(guān)鍵字： VHDL QPSK 調(diào)制解調(diào)系統(tǒng) 設(shè)計與仿真
基于Verilog的順序狀態(tài)邏輯FSM設(shè)計與仿真
- 硬件描述語言Verilog為數(shù)字系統(tǒng)設(shè)計人員提供了一種在廣泛抽象層次上描述數(shù)字系統(tǒng)的方式，同時，為計算機輔助設(shè)...
- 關(guān)鍵字： 狀態(tài)寄存器 設(shè)計與仿真 Verilog 邏輯綜合 FSM 綜合庫 設(shè)計要求 時鐘周期 層次化結(jié)構(gòu) 狀態(tài)機
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設(shè)計與仿真介紹
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