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EEPW首頁(yè) >> 主題列表 >> 誤碼率測(cè)試儀

集成式比特誤碼率測(cè)試儀在FPGA中的應(yīng)用

  • 隨著高速數(shù)字系統(tǒng)的發(fā)展，高速串行數(shù)據(jù)被廣泛使用，內(nèi)嵌高速串行接口的FPGA也得到大量應(yīng)用，相應(yīng)的高速串行信號(hào)質(zhì)量的測(cè)試也越來(lái)越頻繁和重要。通常用示波器觀察信號(hào)波形、眼圖、抖動(dòng)來(lái)衡量信號(hào)的質(zhì)量，Xilinx提供的
  • 關(guān)鍵字： FPGA  集成式  比特  誤碼率測(cè)試儀    

基于SOPC的簡(jiǎn)易誤碼率測(cè)試儀設(shè)計(jì)技術(shù)

  • 介紹一種利用Altera公司Cyclone II系列FPGA和第2代軟核處理器Nios II的誤碼率測(cè)試儀的設(shè)計(jì)方法。該測(cè)試儀能夠滿(mǎn)足通信速率在40～175 Mbps的通信線(xiàn)路的誤碼率測(cè)量及通信質(zhì)量評(píng)估的要求，具有體積小、功耗低、成本低、測(cè)量靈活和易于軟硬件升級(jí)、硬件可重構(gòu)等優(yōu)勢(shì)，有著很高的實(shí)用價(jià)值和參考價(jià)值。
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誤碼率測(cè)試儀介紹

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