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EEPW首頁 >> 主題列表 >> 面積優(yōu)化

VHDL編碼中面積優(yōu)化探討

  • 功能強大的EDA開發(fā)軟件和專業(yè)的綜合工具的不斷發(fā)展，使應用VHDL進行PLD設(shè)計變得更簡單、更快捷。但決不能忽視VHDL語言的使用。隨著所設(shè)計電路規(guī)模的增大，對有限的芯片資源的利用率問題就顯得尤其重要。在不影響速度要求前提下，應盡可能地進行面積優(yōu)化。適當?shù)剡M行編碼是優(yōu)化設(shè)計的重要保障，對高質(zhì)量、高效率地完成VHDL是十分有意的。
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面積優(yōu)化介紹

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