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EEPW首頁 >> 主題列表 >> 90w 功耗

便攜式產(chǎn)品設(shè)計(jì)五大懸疑直擊

  • 　　目前，便攜式產(chǎn)品已經(jīng)深入到我們生活的方方面面，成為引領(lǐng)半導(dǎo)體產(chǎn)業(yè)前進(jìn)的主導(dǎo)力量，另一方面，便攜式產(chǎn)品種類也日益繁多，MP3、MP4、PMP、UMPC、PND、MID、移動電視終端等便攜式新品不斷涌現(xiàn)，同時便攜式功能日益強(qiáng)大，不但能提供音頻、視頻播放等娛樂功能，還能提供導(dǎo)航、上網(wǎng)、商務(wù)等功能，在便攜式產(chǎn)品日新月異的同時，一個個疑問也開始困擾便攜式設(shè)計(jì)工程師：未來便攜式產(chǎn)品會融合嗎？如何融合？融合哪些功能？如何應(yīng)對便攜式產(chǎn)品的電源管理挑戰(zhàn)？2008年7月17～18日，在深圳創(chuàng)意時代主辦的“PD
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Intel進(jìn)軍嵌入式的三個障礙(2)

  • 　　功耗關(guān) 　　其次，功耗更低。ARM是以低功耗和近乎福利價的IP（知識產(chǎn)權(quán)）授權(quán)走遍天下的。Intel的功耗不低，為此推出了多核戰(zhàn)略。不僅如此，今年三季度（9月10日左右），Intel將推出第一個針對嵌入式市場的芯片：SoC(系統(tǒng)芯片)處理器“Tolapai”。實(shí)現(xiàn)了兩年前的承諾：集成了北橋和南橋。Tolapai處理器基于改良版的Pentium M核心，32-bit設(shè)計(jì)，頻率600MHz、1GHz、1.2GHz，采用65nm工藝制造，集成1.48億個晶體管，封裝面積37.5×37.5mm，熱設(shè)計(jì)功耗1
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異步 DSP 核心設(shè)計(jì)：更低功耗，更高性能

  • 直到最近，異步電路僅僅在非常必要時才使用。由于學(xué)術(shù)界的偏見，它們通常被視為邊緣產(chǎn)品。現(xiàn)在，許多商用設(shè)備已經(jīng)開發(fā)了上述針對各類小眾市場的功能。

    完全基于異步邏輯的通用 DSP 核心的出現(xiàn)表明，現(xiàn)有的工具、技術(shù)和知識創(chuàng)造的商用產(chǎn)品可應(yīng)用于更大的客戶群體。更吸引人的是，該設(shè)備可與任何現(xiàn)有 DSP 一樣進(jìn)行同樣的編程和操作。也就是說，這個解決方案在絲毫不影響可用性的基礎(chǔ)上，實(shí)現(xiàn)了異步技術(shù)的所有優(yōu)點(diǎn)。
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降低便攜式應(yīng)用的功耗

  • 降低便攜式應(yīng)用的功耗,無線手持終端設(shè)備、智能電話、PDA 以及媒體播放器等新一代便攜式消費(fèi)類電子產(chǎn)品均具有更多的特性和更高的性能，通常其尺寸也變得更小巧。由于這些最新的特性，這些設(shè)備均要求極高的功耗。
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面向系統(tǒng)LSI開發(fā)的高速、低功耗微型平臺

  • 基于ARM CPU并集成了外圍功能(如實(shí)時操作系統(tǒng)定時器等)的μPLAT系列是一種基本系統(tǒng)級LSI開發(fā)平臺。高速及低功耗的μPLAT-92平臺專為W-CDMA、PDA及其它便攜式終端(如互聯(lián)網(wǎng)設(shè)備)應(yīng)用而開發(fā)。μPLAT-92是以硬IP為特征的硬件開發(fā)與集成環(huán)境的平臺總稱：μPLAT-92內(nèi)核包括一顆ARM920T CPU及運(yùn)行操作系統(tǒng)所需的最少外圍I/O器件；電源管理IP及原型板也包括在內(nèi)。這不僅能提高系統(tǒng)級LSI的運(yùn)行速度及降低其功耗，而且還能縮短規(guī)模不斷提高的大型系統(tǒng)級LSI的開發(fā)時間，并使用戶能專
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節(jié)能與未來新能源　—Actel公司總裁兼CEO John East

  • 　　由于目前大部分能源是從化石燃料取得，過度地消耗石油等能源，引發(fā)了環(huán)境問題、經(jīng)濟(jì)問題和政治問題等，使我們的世界不那么美好了。 半導(dǎo)體如何幫助解決能耗? 　　過去20年，功耗一直在上升，而不是下降。摩爾定律出什么錯了？因?yàn)楣模∶總€晶體管的單位功耗下降了，這毫無疑問。但是每個芯片的晶體管數(shù)量增長更快，因此導(dǎo)致芯片的總功耗增加。一年前，Intel發(fā)明了45nm的工藝－以Hf(鉿)為基礎(chǔ)的High-k(高k)材料作為絕緣層材料，代替了傳統(tǒng)的二氧化硅，大幅減少漏電量。但是沒有完全解決問題，因?yàn)樵陔娐分泄?/li>
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異步DSP核心設(shè)計(jì):更低功耗,更高性能

  • 目前，處理器性能的主要衡量指標(biāo)是時鐘頻率。絕大多數(shù)的集成電路 (IC) 設(shè)計(jì)都基于同步架構(gòu)，而同步架構(gòu)都采用全球一致的時鐘。這種架構(gòu)非常普及，許多人認(rèn)為它也是數(shù)字電路設(shè)計(jì)的唯一途徑。然而，有一種截然不同的設(shè)計(jì)技術(shù)即將走上前臺：異步設(shè)計(jì)。
    這一新技術(shù)的主要推動力來自硅技術(shù)的發(fā)展?fàn)顩r。隨著硅產(chǎn)品的結(jié)構(gòu)縮小到 90 納米以內(nèi)，降低功耗就已成為首要事務(wù)。異步設(shè)計(jì)具有功耗低、電路更可靠等優(yōu)點(diǎn)，被看作是滿足這一需要的途徑。

    異步技術(shù)由于諸多原因曾經(jīng)備受冷落，其中最重要的是缺乏標(biāo)準(zhǔn)化的
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異步 DSP 核心設(shè)計(jì): 更低功耗，更高性能

  • 這一新技術(shù)的主要推動力來自硅技術(shù)的發(fā)展?fàn)顩r。隨著硅產(chǎn)品的結(jié)構(gòu)縮小到 90 納米以內(nèi)，降低功耗就已成為首要事務(wù)。異步設(shè)計(jì)具有功耗低、電路更可靠等優(yōu)點(diǎn)，被看作是滿足這一需要的途徑。
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RFID讀取器市場趨向是集成和創(chuàng)新

  • 　　ABI Research的最新研究報告指出，RFID讀取器正在向高度集成化和創(chuàng)新性發(fā)展。 　　讀取器電路中的低頻 (LF) 和高頻 (HF) RFID電路由于能夠與體積更小功耗更低的器件集成，正在成為市場的領(lǐng)先器件。類似的集成化趨向在超高頻 (UHF) RFID 讀取器電路也在進(jìn)展中，集成有第一代UHF讀取器電路的產(chǎn)品正在走向市場。 　　ABI Research的主任分析師Pete Poorman說：“EPCglobal Gen 2 無源UHF RFID 標(biāo)準(zhǔn)實(shí)踐證明性能可靠，
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ARM處理器的節(jié)能優(yōu)勢

  • 　　許多嵌入式ARM處理器的系統(tǒng)都是基于電池供電的能量供應(yīng)方式，而處理器的功耗對于整個SoC芯片至關(guān)重要，因此ARM處理器的低功耗優(yōu)勢可以充分節(jié)省能量消耗?？傊?，當(dāng)前的典型功耗的電流圖并不依賴于標(biāo)準(zhǔn)過程、標(biāo)準(zhǔn)集或工作負(fù)載。 　　 　　EnergyBench提供若干工具，這些工具可容易低與經(jīng)濟(jì)實(shí)用的硬件結(jié)合使用，以便使用E EM B C開發(fā)的標(biāo)準(zhǔn)方法測量典型功耗。不過，除了處理器之外，具體芯片設(shè)計(jì)和集成到芯片內(nèi)部的外圍模塊也是影響芯片功耗的重要因素。雖然許多芯片供應(yīng)商都會在產(chǎn)品的datasheet中提供
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利用電源管理IC應(yīng)對便攜式設(shè)計(jì)的功耗挑戰(zhàn)

  • 盡管手機(jī)設(shè)計(jì)人員不斷地將語音、相機(jī)、GPS及其他功能集成在一個不超過半英寸厚的外殼中，便攜式媒體播放器設(shè)計(jì)者將微控制器、硬驅(qū)和音頻電路等整合在口袋大小的封裝中，但是便攜式設(shè)計(jì)集成多種功能的壓力仍然巨大。
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聯(lián)想展示E6000電腦 用Atom挑戰(zhàn)新極限

  • 　　說道Atom處理器它可以算是英特爾有史以來最小的產(chǎn)品之一，當(dāng)然這種小不僅僅只是對它內(nèi)含有4700萬個晶體管以及25平方毫米的面積來詮釋。而Atom的功耗也足以令其對手汗顏，產(chǎn)品的熱設(shè)計(jì)功耗為0.6瓦到2.5瓦之間，但是處理器的頻率卻能達(dá)到1.8GHz，相比目前的主流酷睿2雙核處理器的熱設(shè)計(jì)功耗也要25至35瓦。     　　根據(jù)英特爾對Atom處理器的定位，該產(chǎn)品將會應(yīng)用于智能手機(jī)、UMPC等超便攜移動設(shè)備，這也說明了該產(chǎn)品的應(yīng)用范圍被限定在了那些對性能要求較低的層
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處理器核改進(jìn) 引發(fā)能耗地震

  • 　　根據(jù)摩爾定律，每18個月（起初是24個月）芯片上的晶體管密度就會翻番，但是前幾年功耗問題曾一度困擾Intel等公司的發(fā)展。為此，Intel對摩爾定律進(jìn)行了大膽的修正，指出摩爾定律是晶體管密度、性能和功耗的折中發(fā)展規(guī)律。為此，多核開創(chuàng)了一個嶄新的計(jì)算時代。 圖1 原摩爾定律不再有助于功耗降低 　　通常認(rèn)為，多核設(shè)計(jì)與優(yōu)化的處理器相互協(xié)同作用，才能帶來芯片能耗降低的地震（圖2）。多年來一直倡導(dǎo)在SoC中進(jìn)行多核設(shè)計(jì)，在可配置多核方面獨(dú)樹一幟的Tensilica，在多核低功耗方面取得了巨大的突破，產(chǎn)
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SoC功耗設(shè)計(jì)的黃金模型

  • 　　在SoC系統(tǒng)設(shè)計(jì)方面，現(xiàn)在還有一些人們幾乎未涉足的領(lǐng)域，而這些領(lǐng)域?qū)档凸漠a(chǎn)生最大的推動作用。幸運(yùn)的是，人們現(xiàn)在已經(jīng)擁有大量針對這一領(lǐng)域的設(shè)計(jì)工具。在近日美國舊金山舉辦的Electronic Summit2008上，Mentor Graphics的ESL-HDL部門總經(jīng)理Glenn Perry介紹了系統(tǒng)級設(shè)計(jì)需要考慮的方方面面。 　　系統(tǒng)架構(gòu)方面的改進(jìn)將帶來巨大的好處，不過在EDA世界，人們只有在設(shè)計(jì)的較晚階段才使用功耗仿真工具，如門級和物理實(shí)現(xiàn)級。那為何不在系統(tǒng)級進(jìn)行這些工作？原因主要包括：
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如何處理好嵌入式DSP設(shè)計(jì)中的功耗優(yōu)化

  • 對基于數(shù)字信號處理器(DSP)的系統(tǒng)而言，優(yōu)化功耗是一項(xiàng)重要但往往難以實(shí)現(xiàn)的設(shè)計(jì)目標(biāo)。現(xiàn)在，基于DSP的設(shè)備常常把以往各自獨(dú)立的多個應(yīng)用結(jié)合起來，每一個應(yīng)用都可能有多個工作模式。要得到這樣一個設(shè)備的功率分布是非常困難的一件事，更遑論整個復(fù)雜的系統(tǒng)。設(shè)計(jì)人員需要獲知盡可能多的最佳信息，以及能夠幫助他們優(yōu)化特定應(yīng)用之功耗的技術(shù)和工具。
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90w 功耗介紹

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