systemcsystemverilog事務(wù)級建模高級驗(yàn)證 文章 進(jìn)入systemcsystemverilog事務(wù)級建模高級驗(yàn)證技術(shù)社區(qū)
通過將SystemC和SystemVerilog集成在單個(gè)環(huán)境中獲得事務(wù)級建模和高級驗(yàn)證功能
- 盡管業(yè)界對SystemC或SystemVerilog哪個(gè)更適用于系統(tǒng)設(shè)計(jì)和驗(yàn)證仍有爭論，但已經(jīng)不需要在兩個(gè)之間作出選擇。通過互補(bǔ)的方式對它們高效地加以利用可以促進(jìn)那些高級驗(yàn)證方法的成功運(yùn)用。這些高級驗(yàn)證方法通常會(huì)采用受限隨機(jī)測試生成、功能覆蓋、聲明和事務(wù)級建模(TLM)功能。
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systemcsystemverilog事務(wù)級建模高級驗(yàn)證介紹
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