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TPC碼譯碼器硬件仿真的優(yōu)化設(shè)計(jì)

  • 介紹一種TPC碼迭代譯碼器的硬件設(shè)計(jì)方案，基于軟判決譯碼規(guī)則，采用完全并行規(guī)整的譯碼結(jié)構(gòu)，使用VHDL硬件描述語(yǔ)言，實(shí)現(xiàn)了碼率為1/2的（8，4）二維乘積碼迭代譯碼器，并特別通過(guò)硬件測(cè)試激勵(lì)來(lái)實(shí)時(shí)測(cè)量所設(shè)計(jì)迭代譯碼器的誤碼率情況，提出了優(yōu)化設(shè)計(jì)方案，和傳統(tǒng)的硬件仿真方法相比大大提高了仿真效率。仿真結(jié)果證明該譯碼器有很大的實(shí)用性和靈活性。
  • 關(guān)鍵字： TPC碼迭代譯碼器  VHDL  軟判決譯碼規(guī)則  
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tpc碼迭代譯碼器介紹

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