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EEPW首頁(yè) >> 主題列表 >> viterbi譯碼

802.11b中卷積碼和Viterbi譯碼的FPGA設(shè)計(jì)實(shí)現(xiàn)

  • 卷積碼是一種重要的信道糾錯(cuò)編碼方式,其糾錯(cuò)性能通常優(yōu)于分組碼,目前（2,1,6）卷積碼已廣泛應(yīng)用于無(wú)線通信系統(tǒng)中,Viterbi譯碼算法能最大限度地發(fā)揮卷積碼的糾錯(cuò)性能。闡述了802.11b中卷積碼的編碼及其Viterbi譯碼方法,給出了編譯碼器的設(shè)計(jì)方法,并利用Verilog HDL硬件描述語(yǔ)言完成編譯碼器的FPGA實(shí)現(xiàn)。使用邏輯分析儀,在EP2C5T144C8芯片上完成了編譯碼器的硬件調(diào)試。
  • 關(guān)鍵字： 卷積碼  Viterbi譯碼  邏輯分析儀  

高效數(shù)字調(diào)制技術(shù)及其DSP實(shí)現(xiàn)

共2條 1/1 1

viterbi譯碼介紹

　　接收到的符號(hào)首先經(jīng)過(guò)解調(diào)器判決，輸出0、1 碼，然后再送往譯碼器的形式，稱為硬 　　判決譯碼。即編碼信道的輸出是0、1 的硬判決信息。 　　我們選擇似然概率( m P RC)的對(duì)數(shù)作為似然函數(shù)。容易看出，硬判決的最大似然譯碼 　　實(shí)際上是尋找與接收序列Hamming距離最小的編碼序列。對(duì)于網(wǎng)格圖描述Viterbi 算法，整個(gè) 　　Viterbi 譯碼算法可以簡(jiǎn)單概括為“相加－比較－保留 [ 查看詳細(xì) ]

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