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Lattice MXO2: 3-8譯碼器

  • 在這個實(shí)驗(yàn)里我們將學(xué)習(xí)如何用Verilog來實(shí)現(xiàn)組合邏輯。硬件說明組合邏輯電路是數(shù)字電路的重要部分,電路的輸出只與輸入的當(dāng)前狀態(tài)相關(guān)的邏輯電路,常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實(shí)驗(yàn)里以最常見的3-8譯碼器為例說明如何用Verilog實(shí)現(xiàn)。3-8譯碼器的真值表如下:從前面的實(shí)驗(yàn)可以知道,當(dāng)FPGA輸出信號到LED為高電平時LED熄滅,反之LED變亮。同時我們可以以開關(guān)的信號模擬3-8譯碼器的輸入,這樣控制開關(guān)我們就能控制特定的LED變亮。Verilog代碼// *****
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Altera MAX10: 點(diǎn)亮RGB三色燈

  • 在這個實(shí)驗(yàn)里我們將學(xué)習(xí)控制小腳丫STEP-MAX10上的RGB三色LED的顯示,基本的原理和點(diǎn)亮LED是相似的。====硬件說明====STEP-MXO2 V2開發(fā)板上面有兩個三色LED,我們也可以用按鍵或者開關(guān)控制三色LED的顯示。這是開發(fā)板上的2個三色LED,采用的是共陽極的設(shè)計(jì),RGB三種信號分別連接到FPGA的引腳,作為FPGA輸出信號控制。當(dāng)FPGA輸出低電平時LED變亮,當(dāng)FPGA輸出高電平時LED熄滅,當(dāng)兩種或者三種顏色變亮?xí)r會混合出不同顏色,一共能產(chǎn)生8種顏色。====Verilog代碼=
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Lattice MXO2: 點(diǎn)亮RGB三色燈

  • 在這個實(shí)驗(yàn)里我們將學(xué)習(xí)控制小腳丫STEP-MXO2上的RGB三色LED的顯示,基本的原理和點(diǎn)亮LED是相似的。硬件說明STEP-MXO2 V2開發(fā)板上面有兩個三色LED,我們也可以用按鍵或者開關(guān)控制三色LED的顯示。這是開發(fā)板上的2個三色LED,采用的是共陽極的設(shè)計(jì),RGB三種信號分別連接到FPGA的引腳,作為FPGA輸出信號控制。當(dāng)FPGA輸出低電平時LED變亮,當(dāng)FPGA輸出高電平時LED熄滅,當(dāng)兩種或者三種顏色變亮?xí)r會混合出不同顏色,一共能產(chǎn)生8種顏色。Verilog代碼// ******
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Altera MAX10: 點(diǎn)亮LED燈

  • 恭喜你拿到我們的小腳丫開發(fā)板,在這個系列教程里你將更深入學(xué)習(xí)FPGA的設(shè)計(jì)同時更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫,也可以從這里一步一步開始你的可編程邏輯學(xué)習(xí)。請先準(zhǔn)備好軟硬件文檔,因?yàn)镕PGA的設(shè)計(jì)是和硬件息息相關(guān),會經(jīng)常用到這些文檔。你還必須先安裝好Quartus Prime設(shè)計(jì)工具,這是用小腳丫STEP-MAX10必須用到的。 硬件說明STEP-MAX10開發(fā)板雖然很小巧,上面也集成了不少外設(shè),在本實(shí)驗(yàn)里我們就看看如何用FPGA控制簡單外設(shè),如何用按鍵或者開關(guān)控制LED的亮和
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Lattice MXO2: 點(diǎn)亮LED燈

  • 恭喜你拿到我們的小腳丫開發(fā)板,在這個系列教程里你將更深入學(xué)習(xí)FPGA的設(shè)計(jì)同時更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫,也可以從這里一步一步開始你的可編程邏輯學(xué)習(xí)。請先到云盤準(zhǔn)備好軟硬件文檔,因?yàn)镕PGA的設(shè)計(jì)是和硬件息息相關(guān),會經(jīng)常用到這些文檔。你還必須先安裝好Diamond設(shè)計(jì)工具,這是用小腳丫STEP-MXO2必須用到的。1. 硬件說明STEP-MXO2 V2開發(fā)板雖然很小巧,上面也集成了不少外設(shè),在本實(shí)驗(yàn)里我們就看看如何用FPGA控制簡單外設(shè),如何用按鍵或者開關(guān)控制LED的亮和滅。這是開
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實(shí)驗(yàn)22 4位串行累加器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)了解累加器的意義及原理方法(3)掌握使用Verilog HDL語言基于FPGA實(shí)現(xiàn)累加器的原理及實(shí)現(xiàn)方法實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個4位串行累加器,電路原理框圖如圖所示,在開關(guān)K處設(shè)置串行輸入數(shù)據(jù),在CP端輸入8個脈沖,將完成一次,兩個四位串行數(shù)據(jù)的相加,結(jié)果存D-A中。實(shí)驗(yàn)原理根據(jù)上述電路框圖,可以分割系統(tǒng)任務(wù)。累加器是一個具有特殊功能的二進(jìn)制寄存器,可以存放計(jì)算產(chǎn)生的中間結(jié)果,省去了計(jì)算單元的讀取操作,能加快計(jì)算單
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實(shí)驗(yàn)21:智力競賽搶答器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握搶答器原理;(3)學(xué)習(xí)用Verilog HDL描述方法描述搶答器。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個智力競賽搶答器,帶復(fù)位和主持人控制功能。一共4組選手,用開關(guān)k1,k2,k3,k4表示主持人復(fù)位開始搶答,獲得搶答的選手顯示對應(yīng)led,答題時間超過30秒報(bào)警每位選手初始分?jǐn)?shù)5分(RESET復(fù)位),主持人控制加分減分按鍵,每次增加或減少1分(最多9分),答題選手分?jǐn)?shù)顯示在數(shù)碼管實(shí)驗(yàn)原理根據(jù)搶答器的功能,
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實(shí)驗(yàn)20:步進(jìn)電機(jī)2

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握步進(jìn)電機(jī)技術(shù)與實(shí)現(xiàn)方法;(3)學(xué)習(xí)用Verilog HDL行為描述方法描述步進(jìn)電機(jī)。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)設(shè)計(jì)一個步進(jìn)電機(jī)運(yùn)行控制電路,A、B、C、D分別表示步進(jìn)電機(jī)的四相繞組,步進(jìn)電機(jī)按四相四拍的方式運(yùn)行。如要求電機(jī)正傳時,控制端T=1,電機(jī)的四相繞組的通電順序?yàn)锳C—DA—BD—CB—AC……如要求電機(jī)反傳時,控制端T=0,電機(jī)的四相繞組的通電順序?yàn)锳C—CB—BD—DA—AC……。實(shí)驗(yàn)原理為了
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實(shí)驗(yàn)19:步進(jìn)電機(jī)1

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握步進(jìn)電機(jī)的原理和設(shè)計(jì)方法;(3)學(xué)習(xí)用Verilog HDL描述一個步進(jìn)電機(jī)電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)控制四相繞組的步進(jìn)電機(jī)電機(jī)正轉(zhuǎn)、反轉(zhuǎn)、停止的控制電路。要求如下:電機(jī)運(yùn)轉(zhuǎn)規(guī)律為:正轉(zhuǎn)30s→停10s→反轉(zhuǎn)30s→停10s→正轉(zhuǎn)30s……實(shí)驗(yàn)原理步進(jìn)電機(jī)是將電脈沖信號轉(zhuǎn)變?yōu)榻俏灰苹蚓€位移的開環(huán)控制元步進(jìn)電機(jī)件。當(dāng)電流流過定子繞組時,定子繞組產(chǎn)生一矢量磁場。該磁場會帶動轉(zhuǎn)子旋轉(zhuǎn)一角度,使得轉(zhuǎn)
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實(shí)驗(yàn)18:秒表計(jì)數(shù)器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握計(jì)數(shù)器原理;(3)掌握用Verilog HDL數(shù)據(jù)流和行為級描述寄存器單元的方法。實(shí)驗(yàn)任務(wù)設(shè)計(jì)簡單秒表(60進(jìn)制),并要求帶啟動、復(fù)位、暫停功能。實(shí)驗(yàn)原理如下所示,秒表(60進(jìn)制)即顯示從00到59循環(huán)跳轉(zhuǎn)計(jì)數(shù)。并且通過開關(guān)設(shè)置,達(dá)到復(fù)位至00,任意時刻暫停和啟動的功能。我們通過將開發(fā)板的12M晶振分頻(參考分頻程序)出1Hz的計(jì)時頻率,實(shí)現(xiàn)秒鐘的效果。將clk_1s的上升沿作為觸發(fā)信號計(jì)時。通過
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實(shí)驗(yàn)17:分頻器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握分頻器原理;(3)學(xué)習(xí)用Verilog HDL行為級描述時序邏輯電路。實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個任意整數(shù)分頻器。實(shí)驗(yàn)原理時鐘信號的處理是FPGA的特色之一,因此分頻器也是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現(xiàn)各種時鐘的分頻和倍頻設(shè)計(jì),但是通過語言設(shè)計(jì)進(jìn)行時鐘分頻是最基本的訓(xùn)練,在對時鐘要求不高的設(shè)計(jì)時也能節(jié)省鎖相環(huán)資源。在本實(shí)驗(yàn)中我們將實(shí)現(xiàn)任意整數(shù)的分頻器,分頻
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實(shí)驗(yàn)16:扭環(huán)形計(jì)數(shù)器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握扭環(huán)形計(jì)數(shù)器原理;(3)學(xué)習(xí)用Verilog HDL行為級描述時序邏輯電路。實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個右移扭環(huán)形計(jì)數(shù)器。實(shí)驗(yàn)原理將移位寄存器的輸出非q0連接到觸發(fā)器q3的輸入,這樣就構(gòu)成了一個扭環(huán)形計(jì)數(shù)器。初始化復(fù)位時,給q0一個初值0000,則在循環(huán)過程中依次為:000010001100111011110111001100010000。Verilog HDL建模描述用行為級描述右移扭環(huán)形計(jì)數(shù)器程序清單tw
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實(shí)驗(yàn)15:環(huán)形計(jì)數(shù)器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握環(huán)形計(jì)數(shù)器原理;(3)學(xué)習(xí)用Verilog HDL行為級描述時序邏輯電路。實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個4位右循環(huán)一個1的環(huán)形計(jì)數(shù)器。實(shí)驗(yàn)原理將移位寄存器的輸出q0連接到觸發(fā)器q3的輸入,并且在這4個觸發(fā)器中只有一個輸出為1,另外3個為0,這樣就構(gòu)成了一個環(huán)形計(jì)數(shù)器。初始化復(fù)位時,給q0一個置位信號,則唯一的1將在環(huán)形計(jì)數(shù)器中循環(huán)移位,每4個時鐘同期輸出一個高電平脈沖。Verilog HDL建模描述用行為級描述
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實(shí)驗(yàn)14:移位寄存器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握移位寄存器原理;(3)學(xué)習(xí)用Verilog HDL行為級描述時序邏輯電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個7位右移并行輸入、串行輸出的移位寄存器。實(shí)驗(yàn)原理如果將多個觸發(fā)器級聯(lián)就構(gòu)成一個多位的移位寄存器,如下圖所示,是以4位移位寄存器為例的邏輯電路圖,其中的LD/SHIFT是一個置數(shù)/移位控制信號。當(dāng)LD/SHIFT為1時,在CP作用下,從輸入端A、B、C、D并行接收數(shù)據(jù);當(dāng)LD/SHIFT為0時,在
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實(shí)驗(yàn)13:JK觸發(fā)器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握J(rèn)K觸發(fā)器原理;(3)學(xué)習(xí)用Verilog HDL語言行為機(jī)描述方法描述JK觸發(fā)器電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個JK觸發(fā)器實(shí)驗(yàn)原理帶使能端RS鎖存器的輸入端R=S=1時,鎖存器的次態(tài)不確定,這一因素限制了其應(yīng)用。為了解決這個問題,根據(jù)雙穩(wěn)態(tài)元件兩個輸出端互補(bǔ)的特點(diǎn),用Q和非Q反饋控制輸入信號,并用J代替S,用K代替R,構(gòu)成了J-K鎖存器。Verilog HDL建模描述用行為級描述實(shí)現(xiàn)的帶異步
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