首頁  資訊  商機(jī)   下載  拆解   高校  招聘   雜志  會(huì)展  EETV  百科   問答  電路圖  工程師手冊   Datasheet  100例   活動(dòng)中心  E周刊閱讀   樣片申請
EEPW首頁 >> 主題列表 >> dsp+fpga

實(shí)驗(yàn)21:智力競賽搶答器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握搶答器原理;(3)學(xué)習(xí)用Verilog HDL描述方法描述搶答器。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個(gè)智力競賽搶答器,帶復(fù)位和主持人控制功能。一共4組選手,用開關(guān)k1,k2,k3,k4表示主持人復(fù)位開始搶答,獲得搶答的選手顯示對應(yīng)led,答題時(shí)間超過30秒報(bào)警每位選手初始分?jǐn)?shù)5分(RESET復(fù)位),主持人控制加分減分按鍵,每次增加或減少1分(最多9分),答題選手分?jǐn)?shù)顯示在數(shù)碼管實(shí)驗(yàn)原理根據(jù)搶答器的功能,
  • 關(guān)鍵字: 搶答器  FPGA  Lattice Diamond  Verilog HDL  

實(shí)驗(yàn)20:步進(jìn)電機(jī)2

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握步進(jìn)電機(jī)技術(shù)與實(shí)現(xiàn)方法;(3)學(xué)習(xí)用Verilog HDL行為描述方法描述步進(jìn)電機(jī)。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)設(shè)計(jì)一個(gè)步進(jìn)電機(jī)運(yùn)行控制電路,A、B、C、D分別表示步進(jìn)電機(jī)的四相繞組,步進(jìn)電機(jī)按四相四拍的方式運(yùn)行。如要求電機(jī)正傳時(shí),控制端T=1,電機(jī)的四相繞組的通電順序?yàn)锳C—DA—BD—CB—AC……如要求電機(jī)反傳時(shí),控制端T=0,電機(jī)的四相繞組的通電順序?yàn)锳C—CB—BD—DA—AC……。實(shí)驗(yàn)原理為了
  • 關(guān)鍵字: 步進(jìn)電機(jī)  FPGA  Lattice Diamond  Verilog HDL  

FPGA 江湖,山雨欲來

  • 前不久,英特爾通過官網(wǎng)宣布將負(fù)責(zé)開發(fā)英特爾的 Agilex、Stratix 和其他 FPGA 產(chǎn)品的可編程解決方案部門(PSG)剝離,作為獨(dú)立業(yè)務(wù)運(yùn)營,目標(biāo)是在兩到三年后 IPO 中出售部分業(yè)務(wù)。當(dāng)英特爾正式宣布分拆 FPGA 業(yè)務(wù)時(shí),F(xiàn)PGA 江湖的風(fēng)又開始飛揚(yáng)。FPGA 江湖之爭FPGA 起源FPGA(現(xiàn)場可編程門陣列)是可重構(gòu)的計(jì)算機(jī)芯片,可以通過編程實(shí)現(xiàn)任何數(shù)字硬件電路。FPGA 可以在制造后重新編程以模擬數(shù)字電路,非常適合在批量生產(chǎn)前制作新功能的原型,或者服務(wù)于對于定制芯片來說不經(jīng)濟(jì)的罕見用例。
  • 關(guān)鍵字: FPGA  

實(shí)驗(yàn)19:步進(jìn)電機(jī)1

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握步進(jìn)電機(jī)的原理和設(shè)計(jì)方法;(3)學(xué)習(xí)用Verilog HDL描述一個(gè)步進(jìn)電機(jī)電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)控制四相繞組的步進(jìn)電機(jī)電機(jī)正轉(zhuǎn)、反轉(zhuǎn)、停止的控制電路。要求如下:電機(jī)運(yùn)轉(zhuǎn)規(guī)律為:正轉(zhuǎn)30s→停10s→反轉(zhuǎn)30s→停10s→正轉(zhuǎn)30s……實(shí)驗(yàn)原理步進(jìn)電機(jī)是將電脈沖信號(hào)轉(zhuǎn)變?yōu)榻俏灰苹蚓€位移的開環(huán)控制元步進(jìn)電機(jī)件。當(dāng)電流流過定子繞組時(shí),定子繞組產(chǎn)生一矢量磁場。該磁場會(huì)帶動(dòng)轉(zhuǎn)子旋轉(zhuǎn)一角度,使得轉(zhuǎn)
  • 關(guān)鍵字: 步進(jìn)電機(jī)  FPGA  Lattice Diamond  Verilog HDL  

實(shí)驗(yàn)18:秒表計(jì)數(shù)器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握計(jì)數(shù)器原理;(3)掌握用Verilog HDL數(shù)據(jù)流和行為級描述寄存器單元的方法。實(shí)驗(yàn)任務(wù)設(shè)計(jì)簡單秒表(60進(jìn)制),并要求帶啟動(dòng)、復(fù)位、暫停功能。實(shí)驗(yàn)原理如下所示,秒表(60進(jìn)制)即顯示從00到59循環(huán)跳轉(zhuǎn)計(jì)數(shù)。并且通過開關(guān)設(shè)置,達(dá)到復(fù)位至00,任意時(shí)刻暫停和啟動(dòng)的功能。我們通過將開發(fā)板的12M晶振分頻(參考分頻程序)出1Hz的計(jì)時(shí)頻率,實(shí)現(xiàn)秒鐘的效果。將clk_1s的上升沿作為觸發(fā)信號(hào)計(jì)時(shí)。通過
  • 關(guān)鍵字: 秒表計(jì)數(shù)器  FPGA  Lattice Diamond  Verilog HDL  

實(shí)驗(yàn)17:分頻器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握分頻器原理;(3)學(xué)習(xí)用Verilog HDL行為級描述時(shí)序邏輯電路。實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個(gè)任意整數(shù)分頻器。實(shí)驗(yàn)原理時(shí)鐘信號(hào)的處理是FPGA的特色之一,因此分頻器也是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現(xiàn)各種時(shí)鐘的分頻和倍頻設(shè)計(jì),但是通過語言設(shè)計(jì)進(jìn)行時(shí)鐘分頻是最基本的訓(xùn)練,在對時(shí)鐘要求不高的設(shè)計(jì)時(shí)也能節(jié)省鎖相環(huán)資源。在本實(shí)驗(yàn)中我們將實(shí)現(xiàn)任意整數(shù)的分頻器,分頻
  • 關(guān)鍵字: 分頻器  FPGA  Lattice Diamond  Verilog HDL  

實(shí)驗(yàn)16:扭環(huán)形計(jì)數(shù)器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握扭環(huán)形計(jì)數(shù)器原理;(3)學(xué)習(xí)用Verilog HDL行為級描述時(shí)序邏輯電路。實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個(gè)右移扭環(huán)形計(jì)數(shù)器。實(shí)驗(yàn)原理將移位寄存器的輸出非q0連接到觸發(fā)器q3的輸入,這樣就構(gòu)成了一個(gè)扭環(huán)形計(jì)數(shù)器。初始化復(fù)位時(shí),給q0一個(gè)初值0000,則在循環(huán)過程中依次為:000010001100111011110111001100010000。Verilog HDL建模描述用行為級描述右移扭環(huán)形計(jì)數(shù)器程序清單tw
  • 關(guān)鍵字: 扭環(huán)形計(jì)數(shù)器  FPGA  Lattice Diamond  Verilog HDL  

用FPGA構(gòu)建邊緣AI推理應(yīng)用很難?這樣做,變簡單!

  • 對于希望在邊緣的推理處理器上實(shí)施人工智能 (AI) 算法的設(shè)計(jì)人員來說,他們正不斷面臨著降低功耗并縮短開發(fā)時(shí)間的壓力,即使在處理需求不斷增加的情況下也是如此。現(xiàn)場可編程門陣列 (FPGA) 為實(shí)施邊緣AI所需的神經(jīng)網(wǎng)絡(luò) (NN) 推理引擎提供了特別有效的速度和效率效率組合。然而,對于不熟悉 FPGA 的開發(fā)人員來說,傳統(tǒng)FPGA的開發(fā)方法可能相當(dāng)復(fù)雜,往往導(dǎo)致他們?nèi)ミx擇不太理想的解決方案。本文將介紹來自Microchip Technology的一種比較簡單的方法。通過這種方法,開發(fā)人員可以使用FPGA和軟
  • 關(guān)鍵字: DigiKey  FPGA  邊緣AI  

實(shí)驗(yàn)15:環(huán)形計(jì)數(shù)器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握環(huán)形計(jì)數(shù)器原理;(3)學(xué)習(xí)用Verilog HDL行為級描述時(shí)序邏輯電路。實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個(gè)4位右循環(huán)一個(gè)1的環(huán)形計(jì)數(shù)器。實(shí)驗(yàn)原理將移位寄存器的輸出q0連接到觸發(fā)器q3的輸入,并且在這4個(gè)觸發(fā)器中只有一個(gè)輸出為1,另外3個(gè)為0,這樣就構(gòu)成了一個(gè)環(huán)形計(jì)數(shù)器。初始化復(fù)位時(shí),給q0一個(gè)置位信號(hào),則唯一的1將在環(huán)形計(jì)數(shù)器中循環(huán)移位,每4個(gè)時(shí)鐘同期輸出一個(gè)高電平脈沖。Verilog HDL建模描述用行為級描述
  • 關(guān)鍵字: 環(huán)形計(jì)數(shù)器  FPGA  Lattice Diamond  Verilog HDL  

實(shí)驗(yàn)14:移位寄存器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握移位寄存器原理;(3)學(xué)習(xí)用Verilog HDL行為級描述時(shí)序邏輯電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個(gè)7位右移并行輸入、串行輸出的移位寄存器。實(shí)驗(yàn)原理如果將多個(gè)觸發(fā)器級聯(lián)就構(gòu)成一個(gè)多位的移位寄存器,如下圖所示,是以4位移位寄存器為例的邏輯電路圖,其中的LD/SHIFT是一個(gè)置數(shù)/移位控制信號(hào)。當(dāng)LD/SHIFT為1時(shí),在CP作用下,從輸入端A、B、C、D并行接收數(shù)據(jù);當(dāng)LD/SHIFT為0時(shí),在
  • 關(guān)鍵字: 移位寄存器  FPGA  Lattice Diamond  Verilog HDL  

實(shí)驗(yàn)13:JK觸發(fā)器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握J(rèn)K觸發(fā)器原理;(3)學(xué)習(xí)用Verilog HDL語言行為機(jī)描述方法描述JK觸發(fā)器電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個(gè)JK觸發(fā)器實(shí)驗(yàn)原理帶使能端RS鎖存器的輸入端R=S=1時(shí),鎖存器的次態(tài)不確定,這一因素限制了其應(yīng)用。為了解決這個(gè)問題,根據(jù)雙穩(wěn)態(tài)元件兩個(gè)輸出端互補(bǔ)的特點(diǎn),用Q和非Q反饋控制輸入信號(hào),并用J代替S,用K代替R,構(gòu)成了J-K鎖存器。Verilog HDL建模描述用行為級描述實(shí)現(xiàn)的帶異步
  • 關(guān)鍵字: JK觸發(fā)器  FPGA  Lattice Diamond  Verilog HDL  

實(shí)驗(yàn)12:邊沿觸發(fā)的D觸發(fā)器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握D觸發(fā)器原理;(3)學(xué)習(xí)用Verilog HDL語言行為機(jī)描述方法描述D觸發(fā)器電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是描述一個(gè)帶有邊沿觸發(fā)的同步D觸發(fā)器電路,并通過STEP FPGA開發(fā)板的12MHz晶振作為觸發(fā)器時(shí)鐘信號(hào)clk,撥碼開關(guān)的狀態(tài)作為觸發(fā)器輸入信號(hào)d,觸發(fā)器的輸出信號(hào)q和~q,用來分別驅(qū)動(dòng)開發(fā)板上的LED,在clk上升沿的驅(qū)動(dòng)下,當(dāng)撥碼開關(guān)狀態(tài)變化時(shí)LED狀態(tài)發(fā)生相應(yīng)變化。實(shí)驗(yàn)原理從D觸發(fā)器的特
  • 關(guān)鍵字: D觸發(fā)器  FPGA  Lattice Diamond  Verilog HDL  

實(shí)驗(yàn)11:RS觸發(fā)器

  • 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握RS觸發(fā)器原理;(3)學(xué)習(xí)用Verilog HDL語言行為級描述方法描述RS觸發(fā)器電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是描述一個(gè)RS觸發(fā)器電路,并通過STEP FPGA開發(fā)板的12MHz晶振作為觸發(fā)器時(shí)鐘信號(hào)clk,撥碼開關(guān)的狀態(tài)作為觸發(fā)器輸入信號(hào)S,R,觸發(fā)器的輸出信號(hào)Q和非Q,用來分別驅(qū)動(dòng)開發(fā)板上的LED,在clk上升沿的驅(qū)動(dòng)下,當(dāng)撥碼開關(guān)狀態(tài)變化時(shí)LED狀態(tài)發(fā)生相應(yīng)變化。實(shí)驗(yàn)原理基本RS觸發(fā)器可以由兩
  • 關(guān)鍵字: RS觸發(fā)器  FPGA  Lattice Diamond  Verilog HDL  

實(shí)驗(yàn)10:七段數(shù)碼管

  • 1. 實(shí)驗(yàn)?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實(shí)驗(yàn)理解和掌握數(shù)碼管驅(qū)動(dòng);(3)學(xué)習(xí)用Verilog HDL描述數(shù)碼管驅(qū)動(dòng)電路。2. 實(shí)驗(yàn)任務(wù)在數(shù)碼管上顯示數(shù)字。3. 實(shí)驗(yàn)原理數(shù)碼管是工程設(shè)計(jì)中使用很廣的一種顯示輸出器件。一個(gè)7段數(shù)碼管(如果包括右下的小點(diǎn)可以認(rèn)為是8段)分別由a、b、c、d、e、f、g位段和表示小數(shù)點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的,控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管,結(jié)構(gòu)如下圖
  • 關(guān)鍵字: 七段數(shù)碼管  FPGA  Lattice Diamond  Verilog HDL  

Microchip FPGA采用量身定制的PolarFire FPGA和SoC解決方案協(xié)議棧

  • 為智能邊緣設(shè)計(jì)系統(tǒng)正面臨前所未有的困難。市場窗口在縮小,新設(shè)計(jì)的成本和風(fēng)險(xiǎn)在上升,溫度限制和可靠性成為雙重優(yōu)先事項(xiàng),而對全生命周期安全性的需求也在不斷增長。要滿足這些同時(shí)出現(xiàn)的需求,需要即時(shí)掌握特殊技術(shù)和垂直市場的專業(yè)知識(shí)。沒有時(shí)間從頭開始。Microchip Technology Inc.(美國微芯科技公司)今日宣布在其不斷增長的中端FPGA和片上系統(tǒng)(SoC)支持系列產(chǎn)品中增加了九個(gè)新的技術(shù)和特定應(yīng)用解決方案協(xié)議棧,涵蓋工業(yè)邊緣、智能嵌入式視覺和邊緣通信。Microchip FPGA業(yè)務(wù)部戰(zhàn)略副總裁S
  • 關(guān)鍵字: Microchip  FPGA  PolarFire  協(xié)議棧  
共9872條 13/659 |‹ « 11 12 13 14 15 16 17 18 19 20 » ›|

dsp+fpga介紹

您好,目前還沒有人創(chuàng)建詞條dsp+fpga!
歡迎您創(chuàng)建該詞條,闡述對dsp+fpga的理解,并與今后在此搜索dsp+fpga的朋友們分享。    創(chuàng)建詞條

熱門主題

DSP+FPGA    樹莓派    linux   
關(guān)于我們 - 廣告服務(wù) - 企業(yè)會(huì)員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機(jī)EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
備案 京ICP備12027778號(hào)-2 北京市公安局備案:1101082052    京公網(wǎng)安備11010802012473