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EEPW首頁 >> 主題列表 >> mic24046-h

H.264/AVC技術(shù)進展及其務(wù)實發(fā)展策略思考

  • 隨著NGN、3G及3G演進和NGBW等對視頻、多媒體業(yè)務(wù)與網(wǎng)絡(luò)應(yīng)用的飛速發(fā)展需求，作為視頻業(yè)務(wù)及存儲應(yīng)用核心技術(shù)的高效率 視頻數(shù)字壓縮編(譯碼)技術(shù)，愈來愈引起人們的關(guān)注，成為目前廣播、視頻與多媒體通信領(lǐng)域中的亮點與熱點。
  • 關(guān)鍵字： H.264/AVC  ITU-T  視頻壓縮  

讓電視節(jié)目從起居室進入你的口袋

  • ——DVB-H 標(biāo)準(zhǔn)、市場及其解決方案的應(yīng)用
  • 關(guān)鍵字： DVB  DVB-H  

DVB-T技術(shù)手冊：DVB-T的擴展DVB-H

  • DVB系列標(biāo)準(zhǔn)最早由DVB項目組在上世紀(jì)90年代初提出，其地面廣播版本DVB-T(Digital Video Broadcasting-Terrestrial) 是在90年代中期開發(fā)的，并于1997年2月獲得ETSI (European Telecommunications Standards Institute ?C 歐洲電信標(biāo)準(zhǔn)委員會)的認(rèn)可，成為歐洲地面數(shù)字電視廣播的標(biāo)準(zhǔn)
  • 關(guān)鍵字： DVB-H  

我視頻編碼國家標(biāo)準(zhǔn)AVS與國際標(biāo)準(zhǔn)MPEG的比較

  • 本文從技術(shù)角度對MPEG-2的視頻標(biāo)準(zhǔn)，MPEG-4AVC/H.264和AVS視頻三個視頻標(biāo)準(zhǔn)進行對比，包括技術(shù)方案，主觀測食，客觀測試，復(fù)雜度等四個方面。
  • 關(guān)鍵字： MPEG-2  MPEG-4  H.264  AVS  

H.264標(biāo)準(zhǔn)

  • 關(guān)鍵字： H.264  

H.264中二進制化編碼器的FPGA實現(xiàn)

  • 在對H．264標(biāo)準(zhǔn)中二進制化部分研究和分析的基礎(chǔ)上，提出其FPGA電路結(jié)構(gòu)，采用并行結(jié)構(gòu)及流水線方式設(shè)計電路。該結(jié)構(gòu)經(jīng)Spartan3 FPGA實現(xiàn)，其吞吐量為每周期1 bit，最大時鐘頻率為100 MHz，能夠滿足H．264中第3級及其以上檔次實時視頻編碼的要求。
  • 關(guān)鍵字： H.264  二進制化  編碼器  FPGA  

FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計之：典型實例-整數(shù)DCT變換的設(shè)計與實現(xiàn)

  • 本節(jié)旨在設(shè)計實現(xiàn)了視頻壓縮標(biāo)準(zhǔn)H.264算法中的整數(shù)DCT變換部分，幫助讀者了解并行流水設(shè)計技巧在算法優(yōu)化中的作用。
  • 關(guān)鍵字： DSP  協(xié)同處理  FPGA  整數(shù)DCT變換  H.264  

面向H.264視頻編碼器的SoC驗證平臺

  • 構(gòu)建了面向H.264視頻編碼器的SoC驗證平臺，采用FPGA原型系統(tǒng)完成H.264編碼器驗證。采用Wishbone總線連接32位微處理器OR1200以及其他的必要IP核構(gòu)建基本SoC平臺，并在此基礎(chǔ)上集成H.264硬件編碼模塊；根據(jù)H.264編碼器的數(shù)據(jù)流要求，設(shè)計了逐行輸入/宏塊順序輸出的多端口SDRAM控制器；移植了μC/OSII實時
  • 關(guān)鍵字： H.264  視頻編碼器  SoC驗證平臺  

一種面向H.264視頻編碼器的SoC驗證平臺

  • 構(gòu)建了面向H.264視頻編碼器的SoC驗證平臺，采用FPGA原型系統(tǒng)完成H.264編碼器驗證。采用Wishbone總線連接32位微處理器OR1200以及其他的必要IP核構(gòu)建基本SoC平臺，并在此基礎(chǔ)上集成H.264硬件編碼模塊；根據(jù)H.264編碼器的數(shù)據(jù)流要求，設(shè)計了逐行輸入/宏塊順序輸出的多端口SDRAM控制器；移植了μC/OSII實時
  • 關(guān)鍵字： H.264  視頻編碼  SoC驗證平臺  軟硬件協(xié)同仿真  

基于FPGA的H.264幀內(nèi)預(yù)測模塊設(shè)計

  • 提出一種能實時處理的H.264/AVC幀內(nèi)預(yù)測硬件結(jié)構(gòu)。通過對H.264/AVC各個預(yù)測模式的分析，設(shè)計了一個通用運算單元，提高了硬件資源的可重用性。采用4個并行運算單元計算預(yù)測值，對運算比較復(fù)雜的plane模式預(yù)處理，并設(shè)計模式預(yù)測器，加快了系統(tǒng)處理速度。硬件電路結(jié)構(gòu)已通過RTL級仿真及綜合，并在Altera公司的Cyclone II FPGA平臺上進行了驗證和測試。
  • 關(guān)鍵字： H.264幀內(nèi)預(yù)測  視頻解碼器  FPGA  

基于H.323 高性能MCU的設(shè)計與實現(xiàn)

  • 0 引 言隨著計 算機的 硬件, 特別 是 CPU 主 頻的不 斷提 升, 基于軟件的音、視頻編碼效率也越來越高, 因此考慮 到成本與各方面的因素, 軟件 MCU 必然成為以后的主 流方向。但現(xiàn)
  • 關(guān)鍵字： H.323  OpenH323  MCU  幀緩沖映射  軟交換  

基于ARM的嵌入式無線視頻監(jiān)控系統(tǒng)

  • 介紹了一種基于ARM9高速嵌入式處理器和H.264高效壓縮算法的嵌入式3G無線視頻監(jiān)控系統(tǒng)。分析了系統(tǒng)的總體結(jié)構(gòu)、硬件結(jié)構(gòu)，并重點闡述了系統(tǒng)軟件的設(shè)計與實現(xiàn)。實驗結(jié)果表明，該系統(tǒng)可以達(dá)到25幀/秒CIF圖像(320×240)，實現(xiàn)了視頻流暢傳輸。
  • 關(guān)鍵字： ARM9  H.264  視頻監(jiān)控  

正確理解A/D轉(zhuǎn)換器的輸入

  • 正確理解A/D轉(zhuǎn)換器的輸入，許多嵌入式應(yīng)用都會用到A/D轉(zhuǎn)換器。然而，如果錯誤連接了A/D轉(zhuǎn)換器輸入端的電路，就會無意識的破壞A/D轉(zhuǎn)換的測量。
  • 關(guān)鍵字： A/D  轉(zhuǎn)換器  S/H  

視頻編碼講壇之H.264前世今生

  • 隨著HDTV等高清資源的興起，H.264這個規(guī)范頻頻出現(xiàn)在我們眼前，HD-DVD和藍(lán)光DVD均計劃采用這一標(biāo)準(zhǔn)進行節(jié)目制作。而且自2005年下半年以來，無論是NVIDIA還是ATI都把支持H.264硬件解碼加速作為自己最值得夸耀的視頻技術(shù)。而數(shù)碼播放器領(lǐng)域也吹來了高清和H.264的風(fēng)潮，國內(nèi)外不少數(shù)碼播放器廠商都已經(jīng)開始支持此類編碼的視頻文件，同時網(wǎng)絡(luò)資源的豐富程度也逐漸提升。那H.264到底是何方“神圣”呢？和傳統(tǒng)的RMVB等編碼相比，有什么先進之處嗎？
  • 關(guān)鍵字： H.264  視頻編碼  DPCM  

基于H.264視頻壓縮快速運動的估計算法

  • 運動估計是整個視頻編碼中運算量最大的模塊，可占整個軟件編碼器運算量的70%以上。因此視頻系統(tǒng)中編碼器的復(fù)雜部分取決于運動估計算法體系結(jié)構(gòu)的復(fù)雜性。
  • 關(guān)鍵字： H.264  視頻壓縮  DCS算法  視頻編碼  運動估計  
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