時(shí)鐘信號(hào)回溝與測(cè)試點(diǎn)位置有關(guān)嗎？

信號(hào)回溝，即波形邊緣的非單調(diào)性，是時(shí)鐘的大忌，尤其是出現(xiàn)在信號(hào)的門(mén)限電平范圍內(nèi)時(shí)，由于容易導(dǎo)致誤觸發(fā)，更是兇險(xiǎn)無(wú)比。所以當(dāng)客戶(hù)測(cè)試發(fā)現(xiàn)時(shí)鐘信號(hào)回溝，抱著一心改板的沉痛心情找到高速先生時(shí)，高速先生絲毫不敢大意，一番分析確認(rèn)之后，給出的答復(fù)卻讓人喜出望外：測(cè)試點(diǎn)的時(shí)鐘回溝是真實(shí)存在的，但是芯片得到的時(shí)鐘信號(hào)質(zhì)量卻沒(méi)有問(wèn)題，簡(jiǎn)而言之，單板的時(shí)鐘信號(hào)沒(méi)問(wèn)題，可以放心使用。

其實(shí)，高速先生剛拿到單板時(shí)心里也沒(méi)底，因?yàn)闀r(shí)鐘信號(hào)頻率并不算低，有400MHz，而且針對(duì)5路時(shí)鐘信號(hào)的設(shè)計(jì)查板也并未發(fā)現(xiàn)異常。

仿真初始階段，為了確認(rèn)模型的準(zhǔn)確性，首先對(duì)客戶(hù)提供的測(cè)試點(diǎn)上的波形進(jìn)行了仿真擬合，以C0通道時(shí)鐘為例，仿真波形的回溝如約而至，與測(cè)試波形的延時(shí)、回溝的位置基本一致，說(shuō)明仿真建模沒(méi)有問(wèn)題，看到這樣的結(jié)果，客戶(hù)的心開(kāi)始下沉：回溝得到了仿真驗(yàn)證，這回沒(méi)得救了。

高速先生感覺(jué)可以再搶救一把，因?yàn)樽铌P(guān)鍵的芯片DIE上的時(shí)鐘波形還沒(méi)看到，還有一線生機(jī)。懷著忐忑的心情，高速先生按下了“Simulation”鍵，隨著DIE上的波形在屏幕上漸次展開(kāi)，高速先生松了口氣，芯片上的時(shí)鐘回溝神奇的消失了！

看到這樣的結(jié)果，客戶(hù)既喜且疑，喜的是芯片上的時(shí)鐘信號(hào)正常，疑的是測(cè)試點(diǎn)明明就在芯片背面的過(guò)孔處，為何測(cè)試得到的時(shí)鐘波形會(huì)與芯片DIE上的天差地別？

測(cè)試最尷尬的莫過(guò)于“所測(cè)非所得”，出現(xiàn)這種情況，很多時(shí)候與測(cè)試點(diǎn)的位置選擇有關(guān)，比如本案例：看起來(lái)芯片背面的過(guò)孔似乎距離芯片最近，最能反映芯片接收信號(hào)的真實(shí)情況，其實(shí)不然，我們最終需要關(guān)注的是芯片DIE上的信號(hào)，而芯片的DIE與PIN之間還隔著千山萬(wàn)水——芯片內(nèi)部封裝布線，尤其是封裝較大的BGA芯片，封裝布線的影響更加明顯，這也是很多芯片會(huì)提供封裝補(bǔ)償（Pin-delay）的原因。

現(xiàn)在再來(lái)解釋芯片背面測(cè)試點(diǎn)的波形為何與DIE上的情況相差甚遠(yuǎn)，信號(hào)的拓?fù)鋱D可以讓我們一目了然。

答案就是：實(shí)際測(cè)試點(diǎn)與芯片DIE之間的走線（本案例中，主要是指封裝布線）上的反射，導(dǎo)致了該點(diǎn)的時(shí)鐘信號(hào)回溝，在DIE上的理想測(cè)試點(diǎn)的波形則不存在這個(gè)問(wèn)題。而客戶(hù)提供FPGA相應(yīng)的時(shí)鐘信號(hào)Pin-delay數(shù)據(jù)與PIN-DIE之間的仿真延時(shí)基本吻合，也從側(cè)面印證了封裝布線的影響。對(duì)比其它四路時(shí)鐘，情況也基本類(lèi)似。

單板在最終的功能調(diào)試中也并未出現(xiàn)問(wèn)題

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