鏈路上小段線的阻抗突變到底會不會影響信號質(zhì)量?
一博高速先生成員:劉春
在進(jìn)行PCB設(shè)計(jì)時,相信有經(jīng)驗(yàn)的工程師都遇到過這種情況,在布線過程中,有時候由于電路結(jié)構(gòu)或空間限制,需要中途某段走線變粗或變細(xì),如串接電阻電容、下孔、BGA出線區(qū)域或走線密集區(qū)域等,但這樣做的結(jié)果就導(dǎo)致信號走線阻抗不連續(xù),嚴(yán)重的甚至?xí)绊懶盘柕馁|(zhì)量。那么當(dāng)面臨這類情況時,我們該如何更好的去把控好設(shè)計(jì)以避免或減小對信號質(zhì)量造成影響呢?
本文將利用SIGRITY仿真軟件對信號在傳輸線上出現(xiàn)一段串聯(lián)走線阻抗突變的情況進(jìn)行仿真分析,了解串聯(lián)走線阻抗突變的情況是如何影響信號質(zhì)量的,方便我們在設(shè)計(jì)中遇到類似阻抗突變時能游刃有余的順利完成設(shè)計(jì)。
搭建簡易的仿真拓?fù)淙缦聢D所示:
其中激勵源Vs的內(nèi)阻為50ohm,TL,TL2均為50ohm阻抗,延時1ns的均勻傳輸線,TL1作為變量,模擬在PCB布線時發(fā)生阻抗突變的線段,負(fù)載Resistor為100K的電阻相當(dāng)于開路端接。
為了讓我們更直觀的了解在傳輸線路中串聯(lián)走線阻抗突變對信號的影響,基于上面搭建的仿真拓?fù)湓O(shè)置如下:
激勵源Vs設(shè)置幅度為1V的理想方波;
TL1設(shè)置阻抗為30ohm,延時0.2ns;
仿真結(jié)果:
根據(jù)仿真結(jié)果我們可以看到,在當(dāng)前模型配置下,信號最差時電平幅度跌到了0.765V,已經(jīng)嚴(yán)重影響了信號的質(zhì)量。為了更方便大家理解該突變對信號的影響,我們還可以用反射原理進(jìn)行計(jì)算分析,看是否和我們的仿真結(jié)果相吻合。這里關(guān)于反射理論的知識就不再闡述,感興趣的朋友可以關(guān)注高速先生前幾期的文章,里面有詳細(xì)的描述哈!
分析如下:
0ns:
第一次反射,激勵源內(nèi)阻分壓,A點(diǎn)電壓0.5V;
1ns:
第二次反射,B點(diǎn)分界,反射系數(shù)-0.25,TL1傳輸線上電壓0.375V;
1.2ns:
第三次反射,C點(diǎn)分界,反射系數(shù)0.25,TL2傳輸線上電壓0.46875V;
2.2ns:
第四次反射,D點(diǎn)分界,反射系數(shù)1,負(fù)載接受電壓電壓0.937V;
4.2ns:
由負(fù)載反射回去的電壓在C點(diǎn)分界再反射回來,受反射的影響,此時負(fù)載接收到的電壓變?yōu)?.765V;
……
可見仿真結(jié)果與我們計(jì)算分析結(jié)果是相吻合的。
通過上面的仿真例子和分析,相信大家對傳輸線中串聯(lián)走線阻抗突變是如何影響信號質(zhì)量的原理都有一定的了解了哈!下面我們再來仿真一下其他阻抗突變的情況,觀察是否能發(fā)現(xiàn)一些有價值的規(guī)律。同樣基于搭建的仿真拓?fù)湓O(shè)置如下:
激勵源Vs設(shè)置幅度為1V的理想方波;
TL1設(shè)置阻抗分別為30,40,50,60,70ohm,延時0.2ns;
仿真結(jié)果:
從仿真結(jié)果來看,我們可以知道當(dāng)串聯(lián)走線阻抗突變越大,對信號質(zhì)量的影響也就越大。因此在PCB布線時,要盡可能的保證傳輸線阻抗連續(xù)或減小阻抗的突變程度。
當(dāng)然,上面的仿真研究都是基于不存于現(xiàn)實(shí)的理想方波的,接下來我們來看看信號上升時間不為0時又是怎樣的?同樣基于搭建的仿真拓?fù)湓O(shè)置如下:
激勵源Vs設(shè)置幅度為1V,上升時間RT=1ns的脈沖;
TL1設(shè)置阻抗為30ohm,延時0.2ns;
仿真結(jié)果與理想方波仿真結(jié)果比較:
根據(jù)仿真結(jié)果可知,當(dāng)信號上升時間為1ns時,最差的信號電平為0.893V,信號質(zhì)量相較于理想方波的0.765V有了明顯的改善,那是否可認(rèn)為傳輸線上串聯(lián)走線阻抗突變對信號質(zhì)量的影響和信號的上升邊有關(guān)呢?接下來我們繼續(xù)做進(jìn)一步仿真驗(yàn)證,觀察之間是否存在關(guān)聯(lián)。同樣基于搭建的仿真拓?fù)湓O(shè)置如下:
激勵源Vs設(shè)置幅度為1V,上升時間RT分別設(shè)置為0.5ns,1ns,1.5ns的脈沖;
TL1設(shè)置阻抗為30ohm,延時0.2ns;
仿真結(jié)果:
仿真結(jié)果顯示,
RT=0.5ns時,信號最差電平0.807V;
RT=1.0ns時,信號最差電平0.893V;
RT=1.5ns時,信號最差電平0.928V。
可知,當(dāng)信號的上升時間越長,串聯(lián)走線阻抗突變段對信號質(zhì)量的影響越小,信號質(zhì)量就越好。因?yàn)樽杩雇蛔兌吻昂蠓纸绲姆瓷涫谴笮∠嗟?,方向相反的,在?jīng)歷兩倍的突變延時后會相互抵消,可是在沒抵消之前這兩倍的延時內(nèi)信號質(zhì)量受反射影響會變差,但如果信號的上升時間足夠大,就能夠把該影響給減弱甚至幾乎完全掩蓋掉。
然而在實(shí)際設(shè)計(jì)中,我們信號的上升時間基本都是固定的,除了減小阻抗的突變之外還有哪些因素可以幫助我們?nèi)ジ纳仆蛔兙€段對信號質(zhì)量的影響呢?
相信大家都已經(jīng)猜到了哈!那就是我們阻抗突變段的長度,即信號在阻抗突變段傳輸時的延時大小。話不多說,我們直接來看仿真驗(yàn)證吧!同樣基于搭建的仿真拓?fù)湓O(shè)置如下:
激勵源Vs設(shè)置幅度為1V,上升時間RT=1ns的脈沖;
TL1設(shè)置阻抗為30ohm,延時分別為0.01ns,0.1ns,0.2n,0.3ns;
仿真結(jié)果:
仿真結(jié)果顯示,
延時=0.01ns時,信號最差電平0.994V;
延時=0.1ns時,信號最差電平0.946V;
延時=0.2ns時,信號最差電平0.893V;
延時=0.3ns時,信號最差電平0.848V。
說明,阻抗突變段的長度越長,串聯(lián)走線阻抗突變段對信號質(zhì)量的影響越大,當(dāng)突變長度足夠短時,影響可以忽略不計(jì)。這與信號上升時間越大,串聯(lián)走線阻抗突變段對信號質(zhì)量的影響越小是同樣的原理。
最后,綜合上面的仿真結(jié)果和分析,我們可以對串聯(lián)走線阻抗突變對信號質(zhì)量的影響做如下總結(jié):
(1)串聯(lián)走線阻抗突變越大,對信號質(zhì)量的影響也就越大。因此在進(jìn)行PCB布線設(shè)計(jì)時,我們的串聯(lián)走線阻抗突變應(yīng)盡可能的小;
(2)信號的上升時間越長,串聯(lián)走線阻抗突變段對信號質(zhì)量的影響越小,即信號質(zhì)量就越好。
(3)阻抗突變段的長度越長,串聯(lián)走線阻抗突變段對信號質(zhì)量的影響越大,當(dāng)突變長度足夠短時,影響可以忽略不計(jì)。因此在進(jìn)行布線設(shè)計(jì)時,我們應(yīng)該把走線的阻抗突變段盡可能的控制在較短的長度內(nèi),當(dāng)然,具體的長度還要結(jié)合對應(yīng)信號的上升時間進(jìn)行評估。
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