實(shí)驗(yàn)4:1位二進(jìn)制比較器
設(shè)計(jì)一個(gè)1位二進(jìn)制數(shù)的比較器,然后在實(shí)驗(yàn)板上實(shí)現(xiàn)自己設(shè)計(jì)的邏輯電路,并驗(yàn)證是否正確。
1位二進(jìn)制數(shù)的比較器,即對(duì)輸入的兩個(gè)數(shù)進(jìn)行比較,輸出三種結(jié)果。當(dāng)A>B時(shí),Y(A>B)為真。當(dāng)A<B時(shí),Y(A<B)為真。當(dāng)A=B時(shí),Y(A=B)為真。由此得到如下表1-4所示的真值表。將Y(A>B),Y(A=B),Y(A<B)和A、B的關(guān)系寫(xiě)成邏輯表達(dá)式則得到:
Y(A<B)=A’B
Y(A=B)=AB+A’B’=A⊙B
Y(A>B)=AB’
Verilog HDL建模描述
1位二進(jìn)制比較器程序清單comparer1.v
module comparer1 ( input wire a, //定義輸入的兩個(gè)數(shù)a、b input wire b, output wire led1, //定義三種輸出結(jié)果對(duì)應(yīng)的led output wire led2, output wire led3 ); assign led1 = (!a)&b; //a<b assign led2 = !(a^b); //a=b assign led3 = a&(!b); //a>b endmodule
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