8通道并行數(shù)據(jù)采集PCI模塊的設(shè)計

　　數(shù)據(jù)采集是自動測試系統(tǒng)的主要功能之一，而在一些應(yīng)用領(lǐng)域，比如超聲、醫(yī)療電子中，信號的頻率范圍不同會要求采樣率的不同。有時，為了配合信號處理算法，甚至要求采樣率在一定范圍內(nèi)隨意設(shè)定。而且，這些應(yīng)用通常要求多個通道并行采集，甚至是差分單端方式可選擇的輸入。針對這些要求，我們提出了一種最多可達(dá)12通道的同步并行多通道數(shù)據(jù)采集方案。該方案能實現(xiàn)的最高采樣率為10MS/s，存儲深度2×32M×16bit(2個SDRAM)，垂直分辨率14bit，可編程增益為1、2、5、10、100五個等級。

　　設(shè)計方案的確定

　　硬件電路主要包括信號調(diào)理電路、信號輸入方式選擇電路、程控增益電路、A/D轉(zhuǎn)換、數(shù)據(jù)存儲、觸發(fā)控制以及PCI接口幾個部分。8個通道輸入的模擬信號經(jīng)信號調(diào)理電路調(diào)理后，進(jìn)行單端變差分的轉(zhuǎn)換(前端也可以是直接輸入的8路差分信號)，由多路開關(guān)選擇輸入方式后，再通過兩級可選擇增益放大器進(jìn)行增益控制，最后進(jìn)入ADC轉(zhuǎn)換成相應(yīng)的數(shù)字信號。而邏輯控制單元在接收到采集命令后，會根據(jù)相應(yīng)的觸發(fā)方式啟動ADC進(jìn)行采樣，再將采樣得到的數(shù)據(jù)通過FPGA內(nèi)部串并轉(zhuǎn)換邏輯和數(shù)據(jù)輸出仲裁邏輯存儲到SDRAM中準(zhǔn)備上傳。本設(shè)計的采集極限指標(biāo)是8個通道同時同步采集，最大采樣速率是單通道10MS/s，連續(xù)采樣存儲時間最大可以達(dá)到3.2s。上位機通過32位的數(shù)據(jù)總線采用查詢、中斷或者DMA方式將采集的數(shù)據(jù)讀取到內(nèi)存中進(jìn)行后期的數(shù)據(jù)處理和分析。系統(tǒng)的基本結(jié)構(gòu)如圖1所示。

　　圖1 系統(tǒng)原理框圖

　　圖2 信號輸入方式選擇電路

　　信號調(diào)理電路設(shè)計

　　在本設(shè)計中，信號調(diào)理電路包括輸入方式選擇電路和增益選擇電路。此部分中，高輸入阻抗、低輸出阻抗的普通運算放大器構(gòu)成的電壓跟隨器會對前后電路進(jìn)行隔離，避免后級多路開關(guān)的導(dǎo)通阻抗影響前級電路。輸入端加兩個二極管，提供±15V的鉗位電壓，形成過壓保護(hù)。多路開關(guān)選擇DG409，它是4通道差分多路開關(guān)，具有較低的導(dǎo)通阻抗和低功耗和低泄漏電流。信號的輸入方式有四種：0輸入、單端正極輸入、單端負(fù)極輸入和差分輸入，通過DG409正好可以選擇這四種輸入方式，電路如圖2所示。

　　選擇一種輸入方式后，經(jīng)過兩級可編程增益儀表放大器AD8250，可以實現(xiàn)增益值可選1、2、5、10、100五個等級。AD8250有兩個增益控制端A0、A1，寫這個兩個位，能選擇增益值，并通過W/R鎖存狀態(tài)值，從而保證該增益的穩(wěn)定。本設(shè)計通過在FPGA內(nèi)部設(shè)計串行傳輸邏輯，將數(shù)據(jù)寫入CPLD，然后控制選擇信號的輸入方式和寫AD8250增益控制位。增益選擇電路如圖3所示。